WO2001059577A1

WO2001059577A1 - Verfahren und schnittstelleneinrichtung zur kopplung unabhängiger prozessorbussysteme

Info

Publication number: WO2001059577A1
Application number: PCT/DE2000/003006
Authority: WO
Inventors: Markus Billich; André Bonnardot; Ralf Oberheim; Thomas Souche
Original assignee: Siemens Aktiengesellschaft
Priority date: 2000-02-07
Filing date: 2000-09-01
Publication date: 2001-08-16

Abstract

Beschrieben werden ein Verfahren und eine entsprechende Schnittstelleneinrichtung zur Kopplung unabhängiger Prozessorbussysteme. Hierbei werden Daten von einem der Prozessorbussysteme zu dem jeweils anderen Prozessorbussystem nur schreibend über eine am Bus des einen Prozessorbussystems angeschlossene Bus-Slave-Schnittstelle, über eine serielle Datenleitung und über eine am Bus des anderen Prozessorbussystems angeschlossene Bus-Master-Schnittstelle übermittelt. Die umgekehrte Datenübermittlung erfolgt ebenso über entsprechende Komponenten und eine zweite Datenleitung.

Description

Beschreibung

Verfahren und Schnittstelleneinrichtung zur Kopplung unabhängiger Prozessorbussysteme

Die Erfindung betrifft ein Verfahren zur Kopplung unabhängiger Prozessorbussysteme, eine Schnittstelleneinrichtung zur Kopplung unabhängiger Prozessorbussysteme nach einem solchen Verfahren, eine Schaltungseinrichtung mit derartigen Schnittstelleneinrichtungen sowie ein mobiles Gerät mit einer solchen Schaltungseinrichtung.

Zur Kopplung unabhängiger Prozessorbussysteme sind verschiedene serielle Schnittstellen, beispielsweise die häufig ver- wendeten UART-Schnittstellen (Universal Asynchronus Receiver Transmitter) wie die RS 232, bekannt. Die Alisteuerung dieser üblichen I/O-Schnittstellen zieht jedoch einen erheblichen Softwareaufwand nach sich. Es sind spezielle Softwaretreiber erforderlich, um eine Verbindung aufzubauen, zu halten und den Datentransfer zu managen. Da mit dem softwaremäßigen Datenmanagement bei der Nutzung der Schnittstellen ein erhebliches Interrupt-Aufkommen verbunden ist und dementsprechend ständig die Prozessoren der beiden Prozessorbussysteme invol- viert sind, vermindert sich die Prozessorleistung drastisch. Die Verwendung dieser üblichen Schnittstellen ist daher für die serielle Kopplung von schnellen Bussystemen nachteilhaft, weil die beiden Prozessorbussysteme durch die Kopplung ausgebremst werden. Des Weiteren ist die Verbindung selber auch zu langsam.

Alternativ besteht im Prinzip die Möglichkeit, unabhängige Prozessorbussysteme mit einer parallelen Schnittstelle zu koppeln. Eine solche parallele Schnittstelle hat jedoch gegenüber einer seriellen Schnittstelle den Nachteil, dass ent- sprechend viele Leitungen für die Schnittstelle benötigt werden. Während eine serielle Schnittstelle je nach Aufbau mit einigen wenigen Leitungen, beispielsweise zwei Datenleitun- gen, zwei Taktleitungen und zwei Leitungen für die Steuerung (Handshake) auskommt, wird für eine parallele Schnittstelle mindestens eine Anzahl von Leitungen benötigt, die der Breite des Busses entspricht. Das heißt, bei 32 Bit breiten Bussen 32 Leitungen, bei 64 Bit breiten Bussen 64 Leitungen. Für eine parallele Verbindung unabhängiger Prozessorbussysteme ist daher ein erheblich höherer Platzbedarf nötig. Insbesondere in kleinen, mobilen Handheld-Geräten wie beispielsweise Mobilfunkgeräten oder PDA' s (Personal Digital Assistents) , die aufgrund ihrer in Zukunft immer größer werdenden Funktionalität, insbesondere auch zunehmenden Multimediafähigkeiten, mit mehreren unabhängigen Prozessorbussystemen ausgerüstet werden sollen, ist eine Kopplung solcher unabhängigen Prozessorbussysteme mittels einer parallelen Schnittstelle aus Platzgründen ungeeignet.

Der Erfindung liegt daher die Aufgabe zugrunde, eine Alternative zu diesem bisher bekannten Stand der Technik zu schaffen, mit der eine zuverlässige und leistungsfähige Kopplung unabhängiger Prozessorbussysteme mit nur geringem Platzbedarf möglich ist.

Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1, eine Schnittstelleneinrichtung gemäß Anspruch 11 bzw. durch eine Schaltungseinrichtung gemäß Anspruch 20 gelöst.

Erfindungsgemäß werden bei den neuartigen Verfahren die Daten von einem ersten der Prozessorbussysteme zu einem zweiten der Prozessorbussysteme über eine am Bus des ersten Prozessor- bussystems angeschlossene Bus-Slave-Schnittstelle, über eine erste serielle Datenleitung und über eine am Bus des zweiten Prozessorbussystems angeschlossene Bus-Master-Schnittstelle übermittelt. Umgekehrt werden die Daten von dem zweiten der Prozessorbussysteme zu dem ersten der Prozessorbussysteme ü- ber eine am Bus des zweiten Prozessorbussystems angeschlossene Bus-Slave-Schnittstelle, über eine zweite serielle Datenleitung und über eine am Bus des ersten Prozessorbussystems angeschlossene Bus-Master-Schnittstelle übermittelt.

Unter Bus-Master-Schnittstelle (Bus-Master-Interface) ist hierbei eine Schnittstelle zu verstehen, die - ggf. nach entsprechender Freigabe durch den Prozessor (CPU; Central Processing Unit) des Prozessorbussystems - direkt auf den Bus zugreifen kann. Das heißt, die Bus-Master-Schnittstelle belegt den Bus während dieser Zeit und kann beispielsweise ohne Eingriff der CPU direkt weitere am Bus hängende Einrichtungen (Devices) des Prozessorbussystems ansprechen bzw. auf diese Devices zugreifen. Im Gegensatz dazu handelt es sich bei der Bus-Slave-Schnittstelle (Bus-Slave-Interface) um ein übliches Businterface, was nur auf Weisungen der CPU am Bus aktiv wird und sämtliche Vorgänge nur unter dem Management der CPU durchführt. Das heißt, es handelt sich hierbei um eine übliche Busschnittstelle, wie sie an den meisten Devices zur Verbindung mit dem Bus vorhanden ist.

Der Datenfluss erfolgt also hier über zwei separate unidirek- tionale Datenleitungen, wobei für jede der Datenleitungen eine eigene Eingangsschnittstelle an dem einen Bus und eine Ausgangsschnittstelle an dem jeweils anderen Bus vorhanden ist und wobei über die beiden Datenleitungen jeweils die Da- ten grundsätzlich nur von einem Bussystem zum anderen Bussystem im sogenannten „Push-Mode* schreibend übertragen werden. Ein Lesezugriff des einen Prozessors auf den fremden Bus ist nicht vorgesehen. Dies bedeutet für das Gesamtsystem jedoch keine Einschränkung, da ein Lesezugriff jederzeit durch einen ggf. angeforderten Schreibzugriff des anderen Systems in die Gegenrichtung ersetzt werden kann.

Dementsprechend weist eine erfindungsgemäße Schnittstelleneinrichtung zur Kopplung unabhängiger Prozessorbussysteme nach diesem Verfahren einen Sendeteil auf, welcher eine Bus- Slave-Schnittstelle zum Anschluss an einen Bus eines Prozessorbussystems sowie einen Parallel-/Seriell-Umsetzer und ei- nen seriellen Ausgang umfasst. Außerdem weist die Schnittstelleneinrichtung einen Empfangsteil auf, welcher einen entsprechenden seriellen Eingang sowie einen Seriell-/ Parallel- Umsetzer und eine Bus-Master-Schnittstelle zum Anschluss an den Bus des Prozessorbussystems umfasst. Der serielle Ausgang des Sendeteils wird dann mit einem seriellen Eingang eines Empfangsteils einer entsprechenden, an dem anderen Prozessorbussystem angeordneten Schnittstelleneinrichtung über eine erste serielle Datenleitung verbunden, und der serielle Ein- gang des Empfangsteils wird über eine zweite serielle Datenleitung mit einem seriellen Ausgang des Sendeteils der Schnittstelleneinrichtung des anderen Prozessorbussystems verbunden.

Das erfindungsgemäße Verfahren bzw. die Schnittstelleneinrichtungen haben gegenüber den aus dem Stand der Technik bekannten Kopplungsverfahren den Vorteil, dass die beiden Prozessorbussysteme durch die Kopplung transparent sind. Da von dem einen Prozessorbussystem nur im Push-Mode über eine am jeweils anderen Bus angeschlossene Bus-Master-Schnittstelle, welche die Kontrolle über den dortigen Bus erhält, direkt auf den Bus geschrieben wird, können die Devices auf der Empfängerseite von der CPU der Senderseite so angesprochen werden, als ob sich die Sender-CPU im eigenen Bussystem befindet. Das Datenmanagement ist daher ohne weiteren großen Softwareaufwand möglich, d. h. ohne dass die Empfänger-CPU im größeren Umfang in den Datentransfer involviert ist. Dadurch wird die Empfänger-CPU durch die Kopplung nicht so belastet, wie dies bei herkömmlichen Interfaces der Fall ist, wodurch Rechenzeit eingespart wird. Bei großer Gesamtbelastung des gesamten Systems, d. h. bei einer ohnehin großen Auslastung der CPU' s der verschiedenen Prozessorbussysteme, wird dadurch das ganze System erheblich schneller.

Aufwendige Protokolle, insbesondere Softwareprotokolle zur Ansteuerung, sind nicht erforderlich. Ebenso kann auf einen komplexen Hardware-Handshake verzichtet werden. Über die er- ω ⁾ IV) N3 P¹ \—

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Figur 4 eine schematische Darstellung zu einer Ausführungsvariante einer erfindungsgemäßen Adressumsetzung;

Figur 5 eine weitere schematische Darstellung zu der Adress- Umsetzung gemäß Figur 4;

Figur 6 ein detaillierteres Prinzipschaltbild eines ersten Ausführungsbeispiels einer erfindungsgemäßen Schnittstelleneinrichtung für eine Kopplung gemäß Figur 1;

Figur 7 eine Prinzipdarstellung einer erfindungsgemäßen seriellen Buskopplung gemäß einem zweiten Ausführungsbeispiel;

Figur 8 ein detaillierteres Prinzipschaltbild eines Ausfüh- rungsbeispiels einer erfindungsgemäßen Schnittstelleneinrichtung für eine Buskopplung gemäß Figur 7.

Bei dem in Figur 1 prinzipiell dargestellten Verfahren zur Kopplung der beiden Busse Bi, B₂ der unabhängigen Prozessor- bussysteme werden jeweils die Daten grundsätzlich nur von einem Bussystem zum anderen Bussystem schreibend, d. h. im sogenannten Push-Mode, übertragen.

Hierbei werden die Daten vom Bus Bi des sendenden Prozessor- bussystems zunächst über eine Bus-Slave-Schnittstelle 4 einem Sendeteil 2 einer Schnittstelleneinrichtung 1 (im Folgenden auch FSCI - Fast Serial Chip Interface - genannt) übergeben. Von dieser Bus-Slave-Schnittstelle 4 aus gelangen die Daten in den Sendeteil 2 der Schnittstelleneinrichtung 1 am Bus Bi schließlich zu einem Parallel-/Seriell-Umsetzer 10 (PISO; Parallel In / Serial Out) , dessen Ausgang über eine erste Datenleitung Di mit einem entsprechenden Seriell-/Parallel- Umsetzer 9 (SIPO, Serial In / Parallel Out) einer am Bus B₂ des jeweils anderen Prozessorbussystems angeordneten Schnitt- Stelleneinrichtung 1 verbunden ist. Die Daten werden über eine in einem dortigen Empfangsteil 3 befindliche, am Bus B₂ angeschlossene Bus-Master-Schnittstelle 5 auf den Bus B₂ ge- schrieben. Diese zweite Schnittstelleneinrichtung 1 am Bus B₂ des anderen Prozessorbussystems ist genauso aufgebaut wie die Schnittstelleneinrichtung 1 am Bus Bi des ersten Prozessorbussystems. Dementsprechend weist die Schnittstelle 1 am Bus B₂ eine ebenso ausgestaltete Sendeeinrichtung 2 auf, wie die Schnittstelleneinrichtung 1 am Bus Bi, und die Schnittstelleneinrichtung 1 am Bus Bi weist einen entsprechenden Empfangsteil 3 auf, wie die Schnittstelle 1 am Bus B₂. Der Sendeteil 2 der Schnittstelle 1 ist über eine zweite serielle Datenleitung D₂ mit dem Empfangsteil 3 der Schnittstelle 1 am Bus Bi verbunden.

Über zwei parallel zu den Datenleitungen Di, D₂ verlaufende Taktleitungen Ci, C₂ wird jeweils von der sendenden Seite der empfangenden Seite ein Taktsignal übermittelt, mit Hilfe dessen die beiden Schnittstelleneinrichtungen 1 zueinander synchronisiert werden. Dieser Takt wird durch einen Taktgeber an der jeweils sendenden Schnittstelleneinrichtung 1 vorgegeben. Es kann sich hierbei um einen beliebigen separaten Taktgeber, beispielsweise ein PLL (Phased Lock Loop) oder einen einfachen VCO (Voltage Controlled Oszillator) handeln. Im Prinzip kann aber auch der Systemtakt des sendenden Bussystems verwendet werden. Wie aus Figur 1 deutlich zu ersehen ist, werden bei dieser Ausführungsform lediglich vier Leitungen - zwei Datenleitung Di, D₂ und zwei Taktleitungen Ci, C₂ - benötigt.

Da durch das erfindungsgemäße Kopplungsverfahren nur der Schreibzugriff von dem lokalen Prozessorbussystem zum ent- fernten Prozessorbussystem unterstützt wird, kann auf ein aufwendiges Software-Protokoll oder einen komplexen Hardware- Handshake verzichtet werden.

Eine einfache Datenflusskontrolle erfolgt lediglich über -eine Statusinformation, welche von dem lokalen Empfangsteil bei Bedarf über den lokalen Sendeteil innerhalb eines an die je- weils andere Seite zu übermittelnden Datenpakets verpackt wird. Das Prinzip ist in Figur 2 verdeutlicht.

Bei dem gezeigten Ausführungsbeispiel handelt es sich bei den Statusinformationen um den Füllstand (Receive Buffer Watermark) eines im Empfangsteil 3 der lokalen FSCI 1 befindlichen Empfangs-Pufferspeicher 11 (Rx Buffer in Figur 6) . Diese Statusinformation wird auf der empfangenden Seite in der dortigen FSCI 1 aus dem übertragenen Datenpaket herausgefiltert und als Empfangsstatus der jeweils anderen FSCI 1 (Remote Receive Status) einer Sendeteilsteuerung (Transmitter Control) übergeben. Im einfachsten Fall handelt es sich bei den Statusinformationen um nur ein einzelnes Bit, welches anzeigt, ob der Empfangs-Pufferspeicher 11 voll ist oder noch Platz für einen weiteren Datenblock enthält. Selbstverständlich kann es sich auch um eine Folge aus mehreren Bits handeln, in der verschiedene Füllstände des Empfangs-Pufferspeichers 11 codiert sind.

In Zeiträumen, in denen von dem jeweiligen Prozessorbussystem keine Daten an das andere Prozessorbussystem zu übermitteln sind, werden die Statusinformationen innerhalb eines Kon- trolldatenpakets an die andere Seite gesendet, sodass die dortige FSCI 1 immer über die Empfangsbereitschaft der FSCI 1 der anderen Seite informiert ist. Der Empfangsteil 3 einer FSCI 1 ist somit jederzeit in der Lage, die Übertragung zu stoppen, in dem über die Verbindung der Gegenrichtung die entsprechende Statusinformation mit einem Datenblock oder mit einem Kontrolldatenblock an die sendende FSCI 1 geschickt wird.

Die Datenformate der übertragenen Datenpakete (Serial Data Frame) und der Kontrolldatenpakete (Serial Control Frame) sind in Figur 3 dargestellt. Das „normale' Datenpaket umfasst insgesamt 56 Bit, wogegen es sich bei dem Kontrolldatenpaket um ein stark reduziertes Paket mit nur 8 Bit Datenlänge handelt. Beiden Datenpaketen gemeinsam sind ein Start-Bit, ein co co IV) IV) — cπ o cπ o cn o cπ

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ent) und einem sogenannten Adress-Offset . Bei dem Adress- Offset handelt es sich um die 16 niederwertigsten Bits. Bei dem vorliegenden Ausführungsbeispiel trägt die Segmentnummer lediglich 3 Bit (siehe Figur 3, Bits 6 bis 8) . Mit diesen 3 Bit können insgesamt 2³ = 8 verschiedene Segmente adressiert werden. Es stehen somit noch insgesamt 13 Bits (die höherwer- tigsten Bits) für die Adressierung der lokalen FSCI innerhalb des jeweiligen Prozessorbussystems zur Verfügung. Ein von der CPU im lokalen System auf den Bus gegebenes Datenpaket, wel- ches in den höherwertigsten 13 Bit die Adresse der lokalen FSCI enthält, wird folglich vom Bus an die Bus-Slave- Schnittstelle der FSCI übergeben. Von der FSCI wird dann lediglich die Segmentnummer mit dem Adress-Offset, d. h. im vorliegenden Fall nur noch 19 Bit anstatt 32 Bit, auf der se- riellen Datenleitung übertragen. Auf der Empfängerseite wird in der dortigen FSCI 1 dann die Segmentnummer innerhalb der Look Up Table in die komplette Adresse des dortigen Prozessorbussystems übertragen und so die komplette Adresse (Remote System Adress) übermittelt. Wie Figur 5 zeigt, wird dabei der Adress-Offset lediglich weitergeleitet. Figur 4 zeigt, wie die innerhalb des Adressraums auf Empfängerseite (Lokal Adress Space) innerhalb des Adressraums der FSCI nebeneinander befindlichen Segmente in die verschiedensten Adressen des Empfängeradressraums (Remote Adress Space) umgesetzt werden.

Es versteht sich von selbst, dass natürlich anstelle einer 3 Bit langen Segmentnummer bei entsprechender Einstellung auch Segmentnummern anderer Längen übertragen werden können.

In Figur 6 ist ein detaillierteres schematisches Blockschaltbild einer FSCI 1 gemäß dem ersten Ausführungsbeispiel dargestellt.

Diese FSCI 1 besteht aus einem im oberen Teil dargestellten Sendeteil 2 und einem im unteren Teil dargestellten Empfangsteil 3. Gemeinsam für den Sende-/Empfangsteil, bzw. diesem übergeordnet, weist die FSCI 1 mehrere Register auf. Mit ei-

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dargestellte Header mit dem Control Frame Indicator und dem Bit, welches den lokalen Empfangsstatus, d. h. den Füllstand des eigenen Empfangs-Pufferspeichers 11 (Rx Buffer) , anzeigt (Receive Buffer Status), zu den Daten hinzugefügt. Außerdem wird hier jeder Datenblock mit dem Start- und Stop-Bit versehen. Anschließend wird das gesamte Datenpaket über den seriellen Datenausgang DO und die Datenleitung Di (Figur 1) seriell herausgeschoben. Gleichzeitig werden aus einem Taktausgang CO über eine parallele Taktleitung Ci (Figur 1) ein Takt an die empfangende FSCI 1 übermittelt.

Im Empfangsteil 3 werden zunächst von einem Seriell-/ Paral- lel-Umsetzer (Rx SIPO) 9 an einem Dateneingang DI die ankommenden Daten empfangen und in einen parallelen Datenstrom um- gesetzt. Hier werden auch die Start- und Stop-Bits sowie der Header wieder ausgefiltert. Außerdem wird von der Rx SIPO 9 aus dem ankommenden Datenpaket das Status-Bit der entfernten FSCI 1, d. h. der Füllstand des dortigen Empfangszwischenspeichers, an eine Sende- und Steuereinrichtung 7 des Sende- teils 2 der eigenen FSCI 1 übermittelt. Zusätzlich gibt der Rx SIPO 9 an einem Ausgang 16 der FSCI 1 ein Signal aus, sobald er Daten empfängt. Dieses Signal kann dazu verwendet werden, um die lokale CPU aus einem Stromsparmodus aufzuwecken. Die umgesetzten parallelen Daten werden mit der zugehö- rigen Adresse dann an den Empfangs-Pufferspeicher 11 übergeben. Dieser Empfangs- Pufferspeicher 11 hat eine Tiefe von 8. Es versteht sich von selbst, dass auch ein Puffer mit einer anderen Tiefe verwendet werden kann.

Das Taktsignal der sendenden FSCI 1 wird über den Takteingang CI vom Empfangsteil 3 empfangen.

Der Empfangs-Pufferspeicher 11 arbeitet ebenfalls als FIFO. Von dem Empfangs-Pufferspeicher 11 wird das Datenpaket an den Adressumsetzer 15 (Rx MMU) weitergeleitet, welcher mittels einer Look-Up-Table die Segmentnummer in die lokale Adresse co co IV) iv)

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ersten Ausführungsbeispiel, aus einem (oben dargestellten) Sendeteil 21 und einem (unten dargestellten) Empfangsteil 22.

Der Sendeteil 21 ist zunächst wiederum mittels einer Bus- Slave-Schnittstelle 24 an den lokalen Bus BI angeschlossen. Die über diese Bus-Slave-Schnittstelle 24 empfangenen Daten werden in einen Zwischenspeicher 23, bestehend aus einer FIFO-Einheit 28 und einem darauffolgenden Schattenregister 29 (Shadow) , weitergeleitet. Die Adresse wird, wie bei dem zuvor dargestellten Ausführungsbeispiel, in eine Offset-Adresse, eine Segmentnummer sowie die lokale Adresse der Schnittstelleneinheit 20 selbst aufgespalten. Dies geschieht in einem (in Figur 8 nicht dargestellten) Interface-Baustein entsprechend dem Tx Interface 14 in Figur 6 des ersten Ausführungs- beispiels.

Vom Schattenregister 29 werden die Daten mit der zugehörigen Adresse in einen Parallel-/Seriell-Umsetzer 26 (hier ein Shift-Register) weitergeleitet. In diesem Shift-Register wer- den wieder, wie beim ersten Ausführungsbeispiel, ein Start- Bit und ein Stop-Bit hinzugefügt. Der Parallel-/ Seriell- Umsetzer 26 wird durch eine eigene Steuereinheit 35 gesteuert, welche mit dem Taktsignal der Gegenseite arbeitet, und die über eine Synchronisationsstufe 32 (sync) mit der eigent- liehen Steuereinrichtung 36 des Sendeteils 21 gekoppelt ist.

Der FIFO 28 des Sende-Pufferspeichers 23 löst bei drohendem Überlauf einen Interrupt (irq almost füll) für die CPU aus. Nachdem dieser Interrupt gesetzt wurde, verbleibt jedoch noch ausreichend Zeit, um den laufenden Transfer ordentlich abzuschließen. Im Falle einer Übertragung per DMA kann auch ein „Handshake-Signal* generiert werden, falls dies erforderlich ist.

Über eine Steuereinrichtung 36 wird an einem Steuerausgang VO ein Signal angelegt, sobald sich im Sendeteil 21 Daten befin- co co IV) M y— cn o Cπ O cπ o cπ

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- Minimaler zusätzlicher Protokollaufwand

- Keine wait-states

- Unabhängige Taktversorgung des lokalen und des entfernten Systems

- DMA-fähig im Schreibzugriff

- Direkter Prozessorzugriff beim Schreiben

- „Bus-Master* -fähig

- Hohe Datenraten übertragbar

- „Adress-Mapping* wird unterstützt

- Unterstützung eines Energiesparmodus

Mit einer Schnittstelle gemäß dem zweiten Ausführungsbeispiel wird eine Übertragungsrate von mindestens 2 x 13 Mbits/s bei einer Taktfrequenz von 26 MHz erreicht. Eine Schnittstelle gemäß dem ersten Ausführungsbeispiel arbeitet derzeit mit einer Taktfrequenz von 52 MHz. Bei dieser Taktrate wird eine Übertragungsrate von mindestens 26 MBits/s an Nutzdaten erreicht. Bei geeigneter Ausführung der einzelnen Komponenten und des Bussystems sind aber auch Taktraten bis zu 1 Gigahertz oder sogar mehr möglich. Das prinzipielle System lässt durchaus solche hohen Taktraten zu, sodass noch höhere Uber- tragungsraten erreichbar sind.

Claims

Patentansprüche

1. Verfahren zur Kopplung unabhängiger Prozessorbussysteme, bei dem Daten von einem ersten der Prozessorbussysteme zu ei- nem zweiten der Prozessorbussysteme über eine am Bus (Bi) des ersten Prozessorbussystems angeschlossene Bus-Slave- Schnittstelle (4, 24), über eine erste serielle Datenleitung (Di) und über eine am Bus (B₂) des zweiten Prozessorbussystems angeschlossene Bus-Master-Schnittstelle (5, 25) übermit- telt werden, und Daten von dem zweiten der Prozessorbussysteme zu dem ersten der Prozessorbussysteme über eine am Bus (B₂) des zweiten Prozessorbussystems angeschlossene Bus- Slave-Schnittstelle (4, 24), über eine zweite serielle Datenleitung (D₂) und über eine am Bus (Bi) des ersten Prozessor- bussystems angeschlossene Bus-Master-Schnittstelle (5, 25) übermittelt werden.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass beim Übermitteln von Daten über eine der seriellen Da- tenleitungen (Di, D₂) über eine zu der jeweiligen seriellen Datenleitung (Di, D₂) gehörige Taktleitung (Ci, C₂) von einem Taktgeber auf der sendenden oder auf der empfangenden Seite der jeweils anderen Seite ein Taktsignal übermittelt wird.

3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass das Taktsignal auch zur Datenflusssteuerung verwendet wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass das Taktsignal von der empfangenden Seite an die sendende Seite übermittelt wird, wodurch die empfangende Seite ihre Empfangsbereitschaft anzeigt.

5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die eine Seite der jeweils anderen Seite die Empfangsbereitschaft mittels einer Status- Information innerhalb eines von der sendenden Seite an die empfangende Seite zu übermittelnden Datenpakets signalisiert,

6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass in einem Zeitraum in dem von einem der Prozessorbussysteme keine Daten an das andere Prozessorbussystem zu übermitteln sind die Statusinformation von dieser Seite innerhalb eines Kontrolldatenpakets an die andere Seite gesendet wird.

7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass von dem sendenden Prozessorbussystem an das empfangende Prozessorbussystem über die serielle Datenleitung (Di, D₂) Zeigerinformationen übermittelt werden und diese Zeigerinformationen auf der empfangenden Seite in eine lokale Adresse des empfangenden Prozessorbussystems umgesetzt werden.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Umsetzung der Zeigerinformation in die lokale Adresse des empfangenden Prozessorbussystems mittels einer Umsetzungstabelle erfolgt.

9. Verfahren nach einem der vorstehenden Ansprüche, da- durch gekennzeichnet, dass die Umsetzungstabelle vom empfangenden Prozessorbussystem im Betrieb umkonfigurierbar ist.

10. Verfahren nach einem der vorstehenden Ansprüche, da- durch gekennzeichnet, dass über die serielle Datenleitung (Di, D₂) Mitteilungen vom sendenden Prozessorbussystem an den Prozessor des empfangenden Prozessorbussystems übermittelbar sind.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass bei Empfang einer Mitteilung ein Interrupt für den Prozessor des empfangenden Prozessorbussystems ausgelöst wird.

12. Schnittstelleneinrichtung (1, 20) zur Kopplung unabhängi- ger Prozessorbussysteme nach einem Verfahren gemäß einem der vorstehenden Ansprüche, mit einem Sendeteil (2, 21), umfassend

- eine Bus-Slave-Schnittstelle (4, 24) zum Anschluss an einen Bus (Bi) eines Prozessorbussystems, - einen Parallel-/Seriell-Umsetzer (10, 26) und einen seriellen Ausgang (DO) zur Verbindung mit einem seriellen Eingang (DI) einer entsprechenden an einem anderen Prozessorbussystem angeordneten Schnittstelleneinrichtung (1, 20) über eine erste serielle Datenleitung (Di) , und einen Empfangsteil (3, 22), umfassend einen seriellen Eingang (DI) zur Verbindung mit einem seriellen Ausgang (DO) einer entsprechenden an einem anderen Prozessorbussystem angeordneten Schnittstelleneinrichtung (1, 20) über eine zweite serielle Datenleitung (D₂) , - einen Seriell-/Parallel-Umsetzer (9, 27)

- und eine Bus-Master-Schnittstelle (5, 25) zum Anschluss an den Bus (Bi) des Prozessorbussystems.

13. Schnittstelleneinrichtung nach Anspruch 12, gekenn- zeichnet durch einen Taktgeber sowie einen Taktausgang

(CO) zur Verbindung mit einem Takteingang (CI) der an dem anderen Prozessorbussystem angeordneten Schnittstelleneinrichtung (1, 20) über eine erste Taktleitung (Ci) und einen Takteingang (CI) zur Verbindung mit einem Taktausgang (CO) der an dem anderen Prozessorbussystem angeordneten Schnittstelleneinrichtung (1, 20) über eine zweite Taktleitung (C₂) .

14. Schnittstelleneinrichtung nach Anspruch 12 oder 13, gekennzeichnet durch einen zwischen der Bus-Slave- Schnittstelle (4, 24) und dem Parallel-/Seriell-Umsetzer (10, 26) angeordneten Sende-Pufferspeicher (12, 23) .

15. Schnittstelleneinrichtung nach einem der Ansprüche 12 bis 14 , g e k e nn z e i c hn e t du r c h einen zwischen dem Seriell-/ Parallel-Umsetzer ( 9, 27 ) und der Bus-Master-Schnittstelle ( 5, 25) angeordneten Empfangs-Pufferspeicher ( 11 , 30) .

16. Schnittstelleneinrichtung nach Anspruch 15, dadurch gekennzeichnet, dass der Empfangs-Pufferspeicher (11) einen Statusausgang (SO) aufweist, der zur Einfügung der Statusinformation in ein zu übermittelndes Datenpaket mit dem Sendeteil (2) verbunden ist.

17. Schnittstelleneinrichtung nach einem der Ansprüche 12 bis 16, ge ennzeichnet durch eine Adressumsetzungseinheit (15, 31), welche eine vom sendenden Prozessorbussystem an das empfangende Prozessorbussystem über die serielle Datenleitung (Di, D₂) übermittelte Zeigerinformation in eine lokale Adresse des empfangenden Prozessorbussystems umsetzt.

18. Schnittstelleneinrichtung nach Anspruch 17, dadurch gekennzeichnet, dass die Adressumsetzungseinheit (15,

31) eine Umsetzungstabelle aufweist.

19. Schnittstelleneinrichtung nach einem der Ansprüche 12 bis

18, gekennzeichnet durch einen Mitteilungsspeicher zur Hinterlegung von Mitteilungen des sendenden Prozessorbussystem an den Prozessor des empfangenden Prozessorbussystems.

20. Schnittstelleneinrichtung nach einem der Ansprüche 12 bis

19, gekennzeichnet durch einen Statusspeicher zur Hin- terlegung der Stati einzelner Funktionseinheiten des Empfangsteils (3) und/oder des Sendeteils (2) und zum Hinterlegen von Informationen über die Empfangsbereitschaft der Schnittstelleneinrichtung (1, 20) des anderen Prozessorbussystems.

21. Schaltungseinrichtung mit zwei unabhängigen Prozessorbussystemen, die über ein Paar von Ξchnittstelleneinrichtungen (1, 20) nach einem der Ansprüche 12 bis 20 miteinander gekoppelt sind.

22. Mobiles Gerät mit einer Schaltungseinrichtung nach An- spruch 21.