JPS6220450A - バツフアメモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 端末相互間におけるディジタル伝送において送信端末と
受信端末の基本クロックの周波数にズレがある場合には
周波数又は位相の修正をバッファメモリを用いて行うこ
とが知られている。この場合、バッファメモリの書き込
みと読み出しのアドレスがクロックのズレの蓄積により
オーバーラツプするとメモリ容量単位の情報の脱落又は
重複現象が生じる。これは一般にスリップ現象と呼ばれ
データ通信においては信号の紛失や符号誤りに結びつく
制御の混乱を招くので、スリップ現象は極力抑える必要
がある。

本発明はデータの人力周期と出力周期が異なる場合、バ
ッファメモリによってデータを装置内のクロック周波数
に同期する手段を与え、バッファメモリによるデータ遅
延が生じることを防止する方式を提供する。

データ伝送装置のデータパンツアメモリにおいて、書き
込みアドレス、及び読み出しアドレスをそれぞれ発生す
るカウンタ手段、書き込みアドレスから読み出しアドレ
スを減算する減算器、前記減算器出力と第１のアドレス
設定レジスタの出力を比較する比較手段を備え、前記比
較器の出力が論理１となり、かつ書き込みアドレスの値
が最大となった時、読み出しアドレスのカウンタに第２
のアドレス設定レジスタの設定値をセットする機能を備
えたバッファメモリ方式を提供するものである。

本発明によればデータの遅延量を外部からの設定値によ
り自由に変化させることができるので。

データ遅延量を最適化できるという効果がある。

〔産業上の利用分野〕

本発明はディジタル伝送装置に係り、特にデータの入力
周期と出力周期が異なる場合、バッファメモリによって
データを装置内のクロック周波数に同期させるバッファ
メモリ制御方式に関する。

〔従　来　の　技　術〕

データ通信システムは計算機を中心とするセンターの情
報処理システム、利用者とデータ通信システムとの接点
の役目を果すデータ端末装置、及びこれらを結ぶデータ
通信回線から構成されている。

情報処理システムは遠隔地で発生する情報をデータ端末
装置及びデータ通信回線を介して集め。

これを目的にそって蓄積し、処理し、その結果をデータ
端末に出力する役割をする。データ伝送回線の役割はデ
ータ端末装置又は、情報処理システムからのデータ信号
を誤りなく伝送することである。このようなデータ伝送
系においてデータの入力周期と出力周期が異なる場合、
データを装置内のクロック周波数に同期させる手段が必
要となる。

一般に、クロックのズレによる周波数あるいは位相の修
正はバッファメモリを用いて行うが、バッファメモリの
書き込みと読み出しのアドレスがクロックのズレの蓄積
によりオーバーラツプするとメモリ容量単位の情報の脱
落又は９重複現象が生じる。これはスリップ現象と呼ば
れる。電話等においては、この現象は、耳にほとんど感
じられず。

大きな問題とはならないがデータ通信においては。

信号の紛失現象となるので、制御の混乱を招くおそれが
あり、スリップ現象を極力おされる必要がある。

〔発明が解決しようとする問題点〕

従来、パフファメモリの遅延はバッファメモリ容量、す
なわち、バッファ量とデータの書き込み量で決っていた
。この場合、データの書き込み速度、すなわち、一般的
にはボーレイトによって遅延量が非常に大きくなり９例
えば、ポーリングレスポンスが遅くなる等の支障が発生
するという問題があった。また、従来スリップが発生し
ないように自局のクロックを自動制御する方式があるが
。

ディジタル伝送網の形態に対して、遅延時間を最適に選
択できるようなバッファメモリ方式は従来なかった。

本発明はこのような従来の欠点を除去し、バッファメモ
リの書き込み位相と読み出し位相を比較して２位相差が
予め設定した値以上になった時。

前記位相を近ずけるようにして、データの遅延量を小さ
くする制御回路を提供し２データの品質を考慮した遅延
量を外部からの設定値で自由に変えることによって最適
な遅延量を決定できるバッファメモリ制御方式を提供す
ることを目的とする。

〔問題点を解決するための手段〕

本発明はデータの入力周期と出力周期が異なる場合、バ
ッファメモリによってデータを装置内のクロック周波数
に同期する手段を与えるもので。

データ伝送装置のデータパフファメモリにおいて。

書き込みアドレスをそれぞれ発生するカウンタ手段、前
記書き込みアドレスから前記読み出しアドレスを減算す
る減算手段、前記減算手段の出力と第１のアドレス設定
レジスタの出力を比較する比較手段を備え、前記比較器
の出力が論理１となり。

かつ書き込みアドレスの値が最大となった時、読み出し
アドレスのカウンタに第２のアドレス設定レジスタの設
定値をセットする機能を備えたバソファメモリ方式を提
供するものである。

〔作　　用〕

書き込みアドレス及び読み出しアドレスを発召するカウ
ンタ手段を用い、書き込みアドレスかく読み出しアドレ
スを減算した値があらかじめ投石した値以上になった場
合に、書き込みアドレスσ値が最大になった時点での読
み出しアドレスカウンタを予め決められた設定値にセン
トするようＧ５している。

〔実　施　例〕

次に本発明を図面を参照して説明する。

第２図［ａ）はデータ端末装置及びこの両者を結スデー
タ通信回線の構成図である。端末３１及び側床３４はそ
れぞれデータ伝送装置３２及び３３に接続されており、
データ伝送装置３２及び３３４；Ｊそれぞれマスターク
ロック源３２−１．および３３−１を基本クロックとし
て動作している。データ伝送装置３２及び３３は回線を
介して接続されている。今、伝送装置３２及び３３のマ
スター’Ｚ　ｔ：ｌ　ッ’７　ａ　３２−１　、及ヒ３
３−１　ハ周波数ｆ。

ｆ′が異なっていると仮定する。このクロックのズレに
よる周波数及び位相修正は各伝送装置３２及び３３に含
まれているバッファメモリ３２−２゜３３−２を用いて
行うが、バッファメモリ＋　　　３２−２．３３−２の
書き込みと読み出しのアドレスがクロックのズレの蓄積
によりオーバーラツプするとメモリ容量単位の情報の脱
落又は５重複現象が生じる。例えば、第２図（ｂ）に示
されるバッファメモリ３５において、書き込みクロック
ｆｏ。

読み出しクロックｆ１にそれぞれ同期して書き込み動作
及び読み出し動作が実行される場合を考える。書き込み
クロックｆｏが読み出しクロック’　　　　ｆ＋よりも
大きい場合、バッファメモリには書き込みデータの書き
込み量は読み出しデータよりも大きく、従って、バッフ
ァメモリがフル状態の時点でそれに続くデータ入力はバ
ッフ１メモリに書き込まれず、従って、スリップ現象が
おきることになる。又、読み出しクロックｆ１が書き込
みクロックｆｏよりも大きい場合には、バッファメモリ
のデータは読み出しが遅くなり、従って、空の情報を読
み出してしまうという現象を起すことになる。本発明は
このようなデータの入力周期と出力周期が異なる場合で
も、バッファメモリによってデータを装置内のクロック
周波数に同期する手段を用い、さらにバッファメモリに
よるデータ遅延がなるべく小さくなるように遅延量を外
部より設定できる手段を有するデータ伝送装置を提供す
る。

第１図（ａ）は本発明のバッファメモリ制御方式に従う
制御回路の構成図である。第１図（ａ）においてバッフ
ァメモリ１０はデータ伝送路より人力されるデータ入力
１０１を書き込みアドレス１０３によって指定されるア
ドレスに書き込みパルス１０２が入力された時点で入力
し、読み出しアドレス１０５によって指定されるデータ
を読み出しパルス１０４が入力された時点で出力１０６
に出力するもので、ランダムアクセスメモリより構成さ
れるバッファメモリである。データ入力ＤＩＮはバッフ
ァメモリ１０のデータ入力１０１に直接入力される。カ
ウンタ１１は書き込みアドレスを発生するアドレスカウ
ンタであり、カウンタ１２は読み出しアドレスを発生す
る読み出しアドレスカウンタである。書き込みアドレス
カウンタ１１の出力はバッファメモリ１０の書き込みア
ドレス端子１０３に接続されている。バッファメモリ１
０に対する書き込み用パルス、すなわち書き込みクロッ
クは前記カウンタ１１に接続されたクロック発生器１３
から発生されバッファメモリ１０の書き込みパルス入力
端子１０２に接続されてい、　　る。

一方、読み出しアドレスカウンタ１２は読み出しアドレ
スクロックｆ１を書き込みクロックｆ。

でフリップフロップ１４を介して同期させ前記フリップ
フロップ１４の出力信号１４０でトリガされてインクリ
メントされる。読み出しアドレスカウンタ１２の出力は
、クロック発生５１５及びバッファメモリ１０の読み出
しアドレス人力１０５に接続され、前記クロック発生器
１５の出力はバ、７フアメモリ１ｏの読み出しパルス人
力１０４に接続されている。減算器１６は前記書き込み
アドレスカウンタ１１及び読み出しアドレスカウンタ１
２の出力にそれぞれ接続され、書き込みアドレスから読
み出しアドレスを減算した結果の出力信号１６０を比較
回路１７に与えている。比較回路１７は前記減算器１６
の出力と１位相設定を行うアドレス設定レジスタ１８の
出力とを比較し、比較した結果の信号をゲート回路１９
に与える。ゲート回路１９は前記比較器１７の比較結果
を示す論理信号１７０を書き込みアドレスカウンタ１１
の内容に従ってゲーティングし、その出力結果の信号を
前記読み出しアドレスカウンタ１２のリセット入力に与
えることによって、前記読み出しアドレスカウンタ１２
がリセットされた時点でカウンタ設定を行うアドレス設
定レジスタ２０で定められる設定値をセットする。

このような本発明のバッファメモリ制御回路のバッファ
メモリ１０に対する書き込みクロックｆｏ及び読み出し
クロックｆ！のそれぞれの書き込み位相と読み出し位相
が異なる場合の書き込みアドレスカウンタ１１及び読み
出しアドレスカウンタ１２の内容の変化を示すタイムチ
ャートを第１図（ｂ）に示す。第１図（ｂ）のタイムチ
ャートは書き込みアドレスから読み出しアドレスを減算
した結果がアドレス設定レジスタ１８の内容よりも大き
い場合に書き込みアドレス値が最大となった時点でレジ
スタ２０の内容を前記読み出しアドレスカウンタ１２に
セットするという読み出し位相を制御した場合の図であ
る。第１図ｆｂ）のタイムチャートにおいて波形Ｗ２は
書き込みアドレスカウンタ１１の内容の変化を示すもの
で、バッファメモリ１０のバッファ容量が８ワードであ
る場合には。

書き込みクロックｆｏが入力されるたびに、書き込みア
ドレスカウンタ１１の内容、即ちバッファメモリ１０に
対する書き込みアドレスが０番地。

１番地、２，３，４，５，６．７とインクリメントされ
、７番地から０番地に戻って再び逐次にインクリメント
されることを示している。波形ｗ１は、前記書き込みア
ドレスカウンタ１１の内容が最大すなわち、７番地を示
しているときに、論理１となる信号であり、この信号は
信号線１１０を介してゲート回路１９に与えられる。一
方、読み出しアドレスカウンタ１２の内容は、読み出し
クロックｆ１がフリップフロップ１４を介してクロック
入力に与えられる度にインクリメントされる。

すなわち、このクロック人力ｆ１が入力されるたびに、
０番地、１番地、２番地、３番地、４番地。

５番地、６番地、７番地、そして０番地に戻るように０
から７まで繰り返す動作であって、これは前記書き込み
アドレスカウンタ１１と同じである。

しかし、書き込みクロックｆｏと、読み出しクロックｆ
１と周波数が異なる場合には、クロックの位相差に従っ
て読み出しカウンタ１２の内容は書き込みアドレスカウ
ンタ１１の内容と同一時刻においては、異なってくる。

今、仮に、カウンタ１２の内容が、Ｗ３波形に示すよう
に、書き込みアドレスＷ２の内容に対して、数アドレス
分だけ遅れた内容になっていると仮定する。すなわち。

読み出しアドレスは書き込みアドレスに対して数アドレ
ス分遅延されており、遅延量は数アドレス分に対応する
ｔｌとなる。更に２時間がたって書き込みクロックｆｏ
に対して、読み出しクロックｆ１が位相ズレを起して読
み出しクロックｆ＋に従ってインクリメントされる読み
出しアドレスカウンタ１２の内容が書き込みアドレスカ
ウンタ１１の内容Ｗ２に対してＷ４のようになったと仮
定する。すなわち、ｆ＋とｆａの周波数の違いによって
読み出しアドレスの位相が書き込みアドレスカウンタ１
１の最大値、すなわち７に対してＷ４波形に示すように
２になったとすると、この場合の遅延量は５アドレス量
の位相差となり、遅延量はｔ２となって非常に大きくな
る。このような場合に減算器１６は書き込みアドレスか
ら読み出しアドレスを減算するので、書き込みアドレス
カウンタ１１の内容７と読み出しアドレスカウンタ１２
の内容すなわち、２を引いた結果の５を出力線１６０に
発生する。アドレス設定レジスタ１８の内容が今５にな
っていると仮定するならば。

この時点で比較器１７は出力１７０に論理１を発生する
。そして、ゲート回路１９に入力される。

ゲート回路１９は書き込みアドレスカウンタ１１の内容
が最大値に達した時点すなわち、７になった時点で入力
の前記論理１を出力に伝達するようにゲーティングする
回路である。従って、減算器１６は書き込みアドレスカ
ウンタ１１と読み出しアドレスカウンタ１２の内容を常
に減算しているが、このゲート回路１８は、比較器の出
力結果を読み出しアドレスカウンタ１２のリセット信号
に伝達されるのは書き込みアドレスカウンタ１１の値が
最大になった時点、すなわち、Ｗ＋波形が論理１になっ
た時点でゲーティングする。このように、読み出しアド
レスカウンタ１２のリセット信号に対しては、Ｖ／＋波
形が論理１になった時点の状態を見ればよいことになり
、前記減算器１６の出力結果、すなわち、７−２＝５と
レジスタ１８の設定値５との比較結果、すなわち、比較
器１７の出力１７０の論理１が読み出しアドレスカウン
タ１２のリセット信号に入力され、読み出しアドレスカ
ウンタ１２はリセットされる。読み出しアドレスカウン
タ１２がリセットされた場合、カウンタ値が０になるの
ではなく、あらかじめ、設定・された第２のアドレス設
定レジスタ２０の内容がセットされる。今の場合、設定
値を５とすれば。

リセットされた時点で読み出しアドレスカウンタ１２は
強制的に５がセントされる。すなわち、このような位相
制御によって読み出しアドレスは５番地に位相ジャンプ
され、バッファメモリ１０は５番地の内容から読み出し
を開始することになる。

それ以後は、読み出しアドレスクロックｆ１が入力され
るたびに、カウンタ１２はインクリメントされるので、
読み出しアドレスは第１図（′ｂ）のＷ５に示すような
アドレス内容に従うことになる。

このように本発明は、書き込みアドレスから読み出しア
ドレスを減算し、減算した結果とアドレス設定レジスタ
１８の内容を比較し、比較した結果が１となった場合、
書き込みアドレスの値が最大となった時、すなわち７と
なった時に、読み出しアドレスカウンタにアドレス設定
レジスタ２０の出力をセントする機能を備えているもの
である。

〔発明の効果〕

このように本発明はバッファメモリによるデータ遅延が
大きくなった場合にこれを小さくなるように制御する機
能を有していること、すなわち。

書き込みアドレスから読み出しアドレスを減算した値が
予め設定した位相設定値より大きくなった場合、読み出
しアドレスカウンタの初期値を予め設定した値にセット
することによって読み出し位相を書き込み位相に近ずけ
る制御を有しているので、遅延時間を第１．第２のアド
レス設定レジスタにより自由に変化させることができる
ので、従ってシステムに適した最適な遅延量を外部によ
り自由に設定することができるという効果がある。

【図面の簡単な説明】

第１図（ａ）は本発明の実施例のブロック図。 第１図（ｂ）は第１図（ａｌのブロック図の動作を説明
するためのタイミングチャート。 第２図（ａｌはデータ通信回線の構成図。 第２図（ｂｌはバッファメモリの構成図である。 １０・・・バッファメモリ。 １１．１２・・　・カウンタ。 １３．１５・・・クロック発生器。 １４・・・フリップフロップ。 １６・・・減算器。 １７・・・比較器。 １８．２０・・・アドレス設定レジスタ。 １９　・　・　・ゲート。

Claims (1)

【特許請求の範囲】
1. データの入力周期と出力周期が異なる場合、バッファメ
   モリによってデータを装置内のクロック周波数に同期す
   る制御方式において、前記バッファメモリの書き込みア
   ドレス及び読み出しアドレスをそれぞれ発生するカウン
   タ手段と、前記書き込みアドレスから前記読み出しアド
   レスを減算する減算手段と、第１と第２のアドレス設定
   レジスタと、前記減算手段と前記第１のアドレス設定レ
   ジスタの設定値の出力を比較する比較手段を備え、前記
   比較手段の出力が活性化されたときそして前記書き込み
   アドレスの値が最大となったときに、前記読み出しアド
   レスカウンタに前記第２のアドレス設定レジスタの設定
   値をセットする機能を備えたバッファメモリ制御方式。