JPH04935A - クロック乗せ替え回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 Ｃ３ＭＡ／ＣＤ方式のＬＡＮにおけるクロック乗せ替え
回路に関し、 Ｃ３ＭＡ／ＣＤ方式のＬＡＮにおいて、データ端末←−
データ端末間のクロック精度差によりデータスリップを
起こし効率的なデータ伝送を防げる要因を排除し効率的
なデータ伝送を提供することを目的とし、 書き込みクロック及びデータイネーブル信号により計数
を開始する書き込みカウンタ部と、該カウンタの計数値
より書き込みポインタを生成する書き込みデコーダ部と
、データイネーブル信号を読み出しクロックで所定ビッ
ト数だけ遅延させる遅延回路部と、遅延させたデータイ
ネーブル信号及び読み出しクロックにより計数を開始す
る読み出しカウンタ部と、該カウンタの計数値より読み
出しポインタを生成する読み出しデコーダ部と、前記書
き込みカウンタと読み出しカウンタの計数値を監視し、
両カウンタの計数値が一致するとき出力を生じる書き込
み／読み出し監視部と、該監視部の出力によりクロック
乗せ替え回路の初期化を行なうリセットパルス生成部と
、前記書き込み／読み出しポインタによりデータのクロ
ック乗せ替えを行なうメモリ部とを有し、データイネー
ブル信号によりメモリ部に対してデータの書き込みと読
み出しを非同期に行なってデータのクロック乗せ替えを
行なうことと、書き込みクロックと読み出しクロックの
精度差が許容範囲を越えた場合のデータオーバフロー及
びアンダフローを検出し同時に回路の初期化を行なう構
成とする。

〔産業上の利用分野〕

本発明は、ＣＳＭＡ／ＣＤ方式のＬＡＮにおけるクロッ
ク乗せ替え回路に関する。

Ｃ５ＭＡ／ＣＤ　（Ｃａｒｒｉｅｒ　５ｅｎｓｅ　Ｍｕ
ｌｔｉｐｌｅ　Ａｃｃｅｓｓ／Ｃ。

１１ｉｓｉｏｎ　Ｄｅｔｅｃｔ）方式のＬＡＮ　（Ｌｏ
ｃａｌ　Ａｒｅａ　Ｎｅｔｗｏｒｋ）では、データ端末
←−データ端末間のクロック精度差が存在し、このクロ
ック精度差によりデータスリップを起こし効率的なデー
タ伝送を妨げる要因となる。このため、データ端末間の
クロック精度差によるデータスリップを防止し効率的な
データ伝送を保障する必要がある。この目的にはクロッ
ク乗せ替えが有効である。

〔従来の技術〕

クロツタ乗せ替えの従来例としては、特開昭６３−１９
７１３６がある。これは回線監視装置用であり、低次群
データを復号し、か−るものの複数を多重化し、符号化
して高次群データとして送出する際、この多重化が正確
に行われているか否かをチエツクすべく、該高次群デー
タを復号し、低次群データに分離し、これを最初の低次
群データと比較するが、この比較ではクロックが同期し
ていないと不可であるが一般にはずれているので、復号
、分離した低次群データに対しクロック乗せ替えを行な
ってクロック同期させるという用途に用いるものである
。

クロック乗せ替えは、入力データを例えば８つの並列デ
ータに直／並列変換し、次いで並／直列変換し、この直
／並列変換を本例では８相の書込みクロックで、並／直
列変換を同８相の読出しクロックで行なうことにより行
なう。

書込みクロックと続出しクロックは別々の回路で発生す
るので発振周波数がずれ、読出しクロックが書込みクロ
ックの前後にずれると正しい続出しデータにならなくな
るので、両クロックの位相差を監視し、近ずくと読出し
クロック生成用クロックを１ビット歯抜けとする。しか
し１ビット歯抜けは並／直列変換器より１ビツトシフト
した誤ったデータを出力するので、これが頻繁に繰り返
されるのは問題である。そこでこの従来例の発明では、
前記接近時には読出しクロックを所定位置（並列データ
のはマ中央付近）までシフトさせるようにした。

この従来のクロック乗せ替え回路は回線監視装置などで
用いるものである。ＣＳＭＡ／ＣＤ方式のＬＡＮにおけ
るクロック乗せ替え回路の従来例は見当らない。

〔発明が解決しようとする課題〕

本発明は、Ｃ５？ｌＡ／ＣＤ方式のＬＡＮにおいて、デ
ータ端末−一データ端末間のクロック精度差によりデー
タスリップを起こし効率的なデータ伝送を防げる要因を
排除し効率的なデータ伝送を提供することを目的とする
ものである。

〔課題を解決するための手段〕

第１図は本発明の原理図である。１はメモリ部で、例え
ばシリアル入力データＤＡＴＡの８ビツトに対し８個の
記憶用フリップフロップを持つ。２は書き込みカウンタ
部であり、書き込みクロック−ＣＬＫ及びデータイネー
ブル信号ＥＮＡＢによりカウントを行うもの、３は書き
込みデコーダ部であり、書き込みカウンタ２のカウント
値より書き込みポインタを生成するもの、本例では８個
のフリップフロップのデータ入力ゲートの該当するもの
を開くものである。４は遅延回路部であり、データイネ
ーブル信号ＥＮＡＢを読み出しクロックＲＣＬＫで遅延
させるもの（４ビツトはど書き込んでから読み出しを開
始するようにさせるもの）、５は読み出しカウンタ部で
あり、遅延させたデータイネーブル信号ＥＮＡＢ及び読
み出しクロックＲＣＬＫでカウントを行うもの、６は読
み出しデコーダ部であり、読み出しカウンタ５のカウン
ト値より読み出しポインタを生成するもの（８個のフリ
ップフロップの出力側ゲートの該当するものを開くもの
）、７は書き込み／読み出し監視部であり、書き込みカ
ウンタ２と読み出しカウンタ５のカウント値を監視して
両カウンタ値の一致を検出するもの、８はリセットパル
スＸＥＲ５Ｔの生成部であり、書き込み／読み出しカウ
ンタの一致を検出した信号によりクロック乗せ替え回路
の初期化を行うものである。半円が黒の円で示されるよ
うにこのリセットパルスＸＥＲＳＴはメモリ等１〜６へ
加えられる。

〔作用］ 本発明では、第１図に示すように、データイネーブル信
号ＥＮＡＢにより書き込みカウンタ部２を起動させ、書
き込みデコーダ部３で書き込みポインタを生成して、メ
モリ部１にデータを書き込みクロックに同期して書き込
む。また、データイネーブル信号ＥＮＡＢを遅延回路部
４により遅延させ、読み出しカウンタ部５を起動し、読
み出しデコーダ部６で読み出しポインタを生成して、メ
モリ部より上記書き込んだデータを読み出しクロックＲ
ＣＩＪに同期して読み出し、こうしてクロックの乗せ替
えを行う。

Ｃ５ＭＡ／ＣＤ方式のＬＡＮではデータＤＡＴＡの他に
、そのデータが有効であることを示すデータイネーブル
信号ＥＮＡＢも送られてくる。本発明ではこのデータイ
ネーブル信号を利用し、その立上りで書き込みクロック
−ＣＬＫの計数開始、書き込みポインタの生成開始を行
ない、それより所定時間遅らせて（例えば８ビツトに対
し４ビツトはど遅延させて）読み出しクロックＲＣＬＫ
の計数開始、読み出しポインタの生成開始を行ない、こ
うして書き込みに対する読み出しのタイミングの適正さ
を確保する。

ＲＣＬＫが−ＣＬＫに比べて速く（周波数が高く）なり
過ぎまた遅くなり過ぎると読み出しカウンタの計数値が
書き込みカウンタの計数値に等しくなり、これは令書こ
うとしているデータを読み出すまたは先程書き込んだデ
ータを読み出す前に次のデータを書き込み始めたことを
意味し、いずれもエラーであるが、か−るオーバフロー
、アンダーフローの発生時には監視部７が出力を生じ、
パルス生成部８はリセットパルスＸＥＲ５Ｔを生じるの
でクロック乗せ替え回路１〜６はリセットされ、エラー
データの送出が回避される。

〔実施例〕

本発明を０字型光バスＬＡＮの光トランシーバへ適用し
た例を第２図に示す。ｌＯはＵ字型光伝送路、ｌｌａ、
ｌｌｂ、・・・・・・は光カプラ−１２ａ　　１２ｂ、
・・・・・・は光トランシーバ、１３ａ〜１３１．１４
ａ〜１４ｍ、１５ａ　〜１５ｎはデータ端末（ＤＴＥ）
である。

光トランシーバ１２ａ、１２ｂ、・・・・・・の構成は
第３図に示す如くで、光インタフェース回路２０、マン
チェスタデコーダ２１、クロック乗せ替え回路２２、シ
リアルインタフェースアダプタ２３、トランシーバ２４
、クロック乗せ替え回路２５、マンチェスタエンコーダ
２６を備える。

伝送路１０を通して送られる光信号を光カプラ１１（相
互を区別するための添字ａ、ｂ、・・・・・・は適宜省
略する）により取込み、光トランシーバ１２はこれを２
０−２１−２２−２３−２４−ＡＵ■インタフェース２
７の経路でＤＴＥ　１３へ送る。

ＤＴＥｌ　３が出力する信号は２７−２４−２３−２５
−２６−２０の経路で光トランシーバ１２を通り、光カ
プラ１１により光伝送路１０へ送出される。光転送路系
のクロックとＤＴＥ系のクロックは同期しておらず、そ
こでクロック乗せ替えを光トランシーバ１２で行なう。

クロック乗せ替え回路２２．２５がこれを行なう。

ＤＴＥ間の通信では、例えばＤＴＥ　１３と１４との間
の通信では、ＤＴＥｌ３のクロックが光トランシーバ１
２ａで光伝送路１０のクロックに乗せ替えられ、更に光
トランシーバ１３　ｂテＤＴＥ１４のクロックに乗せ替
えられる。そこで各ＤＴＥのクロック精度を１１００ｐ
ｐと考えると、ＤＴＥ−ＤＴＥ間のクロック精度差は２
０Ｏｐｐ■（ＭＡＸ）となる。Ｃ５？ｌＡ／ＣＤ方式の
ＬＡＮで取り扱うパケットは１５２４バイト（？１ＡＸ
）である為、クロック精度差を吸収するのに必要なビッ
トは下記の計算により２．４ｂｉｔとなる。

１５２４（ｂｙｔｅ）Ｘ　　８（ｂｉｔ）　＝１２１９
２（ｂｉｔ）１２１９２（ｂｉｔ）　Ｘ　　２００（ｐ
ｐｍ）　　＝２．４（ｂｉｔ）第１図のクロック乗せ替
え回路の具体例を第４図に示す。メモリ部１は、下記込
みアドレスセレクタＷＳＯ〜７．ＷＳＩＯ〜１７と、メ
モリ用フリップフロップＦＯ〜Ｆ７．ＦＩＯ〜Ｆ１７と
、読み出しアドレスセレクタＲ３Ｏ〜７．Ｒ３ｌ０〜Ｒ
３１７と、オアゲー）ＤＧ、ＥＧと、読み出しデータ打
ち直し用のフリップフロップＦ２１゜Ｆ２２より構成さ
れる。データは８ビット単位で扱うので記憶素子はＲ３
０−Ｒ３７の８個あればよいが、本例では書き込み制御
信号ＥＮＡＢもデータと共に送るので、その記憶素子を
ＦＩＯ〜Ｆ１７の８個備えている。セレクタＷＳＯ〜７
．ＷＳＩＯ〜７は図示のようにアンドゲートと、インヒ
ビットゲート（一方の入力にインバータをつけたアンド
ゲート）と、オアゲートで構成される。また、フリップ
フロップＦＯ〜７などはＤ−ＦＦである。

書き込みカウンタ部２は、書き込みシフトレジスタＷＳ
Ｒと書き込みジョンソンカウンタＷＪＣで構成され、書
き込み制御（データイネーブル）信号ＥＮＡＢを、書き
込みクロック−ＣＬＫを書き込みシフトレジスタＷＳＲ
でシフトさせた後、書き込みジョンソンカウンタＷＪＣ
で書き込みアドレスを生成する。シフトレジスタＷＳＲ
は４ビツト型でその出力はＱＯ−Ｑ３の４つがあるが、
その１つＱｌが取出され、アンドゲートでＥＮＡＢとア
ンドをとられて信号■になり、カウンタＷＪＣはこの信
号■が入っている間ＷＣＬＫを計数してアドレス■を生
成する。カウンタには通常ＬＳＩの１６１などが用いら
れるが、この出力にはハザードがあり、通常のアンド／
オアゲートで構成されるデコーダに用いるには、フリッ
プフロップで打ち直す、タイミングをずらして使用する
などの修正処理が必要であるが、ジョンソンカウンタの
出力にはハザードがなく、そのま＼使用できる。

書き込みデコーダ部３は、書き込みジョンソンカウンタ
ＷＪＣで生成した書き込みアドレス■をデコードしてセ
レクタＷＳＯ〜７．ＷＳＩＯ〜１７の１つを選択する出
力◎を生じる。

遅延回路部４は、本例では、シフトレジスタＳＲとオア
ゲートで構成され、書き込み制御信号ＥＮＡＢを読み出
しクロックＲＣＬＫに同期させ、読み出しジョンソンカ
ウンタＲＪＣの起動を制御する。読み出しカウンタ部５
はこのジョンソンカウンタＲＪＣで構成され、読み出し
アドレス■を生成する。

読み出しデコーダ６部は、読み出しジョンソンカウンタ
ＲＪＣで生成した読み出しアドレス■をデコードしてセ
レクタＲ３Ｏ〜７．Ｒ３ｌ０〜１７の１つを選択する信
号のを生じる。

書き込み／＃！ｔみ出し監視部７はコンパレータＣＯ肝
で構成され、書き込みジョンソンカウンタＷＪＣで生成
した書き込みアドレスと読み出しジョンソンカウンタＲ
ＪＣで生成した読み出しアドレスを比較して、両アドレ
スが一致した場合“Ｈ”レベルを出力する。リセットパ
ルス生成部８は微分回路より構成され、書き込み／読み
出し監視部７の出力を受けて、クロック乗せ替え回路を
初期化する。

各信号ＥＮＡＢ、　ＷＣＬＫ、・・・・・・の関係を第
５図に示す。

ＤＡＴＡは本例ではり。−Ｉ）＋ｔの１８ビット送られ
、この先頭には無効ビットが付加され、これらを覆って
Ｈレベルになる書込み制御信号ＥＮＡＢが付加され、こ
れらより書き込みクロック−ＣＬＫが生成される。アン
ドゲートの出力■は図示のように−ＣＬＫの２番目のパ
ルスの立上りで立上り、ＥＮＡＢの立下りで立下る。書
き込みジョンソンカウンタＷＪＣの出力■は、出力■の
Ｈレベル期間中−ＣＬＫを計数してＯ〜７を繰り返す。

出力■は２値４ビツトであり（１ビツトは不使用）、デ
コーダ３はこれを受けて書き込みアドレスセレクタＷＳ
Ｏ〜７とＷＳＩＯ〜１７の各１つを選択する出力■を生
じる。

デコーダ３のＬレベル出力で選択されて例えばセレクタ
ＷＳＯのインヒビットゲートが開くと、そのときのシリ
アル入力データ１ビツトが−ＣＬＫによりフリップフロ
ップＦＯに取込まれる。次は該デコーダ３のＬレベル出
力でセレクタＳＷＩのインヒビットゲートが開き、その
ときの（次の）シタアル入力データの１ビツトがＷＣＬ
ＫによりフリップフロップＦ１に取込まれ、以下これに
準する。

選択がＷＳＯからＷＳＩに移ると、ＷＳＯのインヒビフ
トゲートが閉じるが、ＦＯのＱ出力がＷＳＯのアンドゲ
ートを通ってＦＯのデータ入力となるので、ＦＯは非選
択になった後もその出力を保持する。Ｆｌ、Ｆ２．・・
・・・・でも同様である。こうして１８ビツトの入力デ
ータＤ０〜ＤＩ７が逐次フリップフロップＦＯ−Ｆ７に
、繰り返し取込まれる。ＷＳＯ〜７と同時にＷＳＩＯ〜
１７も選択されるからＥＮＡＢが逐次フリップフロップ
ＦＩＯ〜１７に、繰り返し取込まれる。これらの書き込
みは書き込みクロック−ＣＬにに同期して行なわれる。

読み出し側では、書き込み制御信号ＥＮＡＢをシフトレ
ジスタＳＲへ、読み出しクロックＲＣＬＫで取込み、４
ビツトシフトした所で生じるＱ３出力■を読み出しジョ
ンソンカウンタＲＪＣヘイネーブル信号として入力する
。このＱ３出力■が入るとカウンタＲＪＣは読み出しク
ロックＲＣＬＫの計数を開始し、０〜７を繰り返し出力
■を生じる。読み出しデコーダ部６はこれをデコードし
て、読み出しアドレスセレクタＲ３Ｏ〜７とＲ３ｌ０〜
１７の各１つを選択する出力■を生じる。この部分は書
き込み側のそれと同様である。セレクタＲ３Ｏ〜７、Ｒ
３ｌ０〜１７の出力はオアゲートＤＧ、ＥＧを介して取
出され、フリップフロップＦ２１゜Ｆ２２でＲＣＬＫに
よりデータ打ち直しされて正確にＲＣＬＫに同期するよ
うにされ、出力データ０ＡＴＯ１出力書き込み制御信号
ＥＮＡＯとなる。

読み出しは４ビツト遅れて開始するので、その終了も（
はＳ″）４ビツト遅れる。これを可能にするのが、シフ
トレジスタＳＲのＱ３出力■をデータ入力ＤＯへ帰還す
る結線であり、この結線中に図示のようにオアゲートが
挿入されている。

監視部７の比較器ＣＯＭＰはカウンタＷＪＣとＲＪＣの
各計数値を比較し、一致するとＨレベルの出力を生じる
。リセットパルス生成部８はこれを微分し、該出力の立
上り時に一時的にＬレベルになる出力ＸＥＲ５Ｔを生じ
る。ＸＥＲＳＴは図示のようにフリップフロップ等（ク
ロック乗せ替え回路）に入力し、これらをリセットする
。これで初期状態へ戻され、このときのデータは廃棄さ
れる。このリセットは正常時にも行なわれる。即ち、受
信データＤＡＴＡが本例のように１８ビツトであると、
書き込みジョンソンカウンタＷＪＣは２度目の「２」で
停止し、少しく４ビツト）遅れて読み出しジョンソンカ
ウンタＲＪＣも３度目の「２」になるので図示のように
ＸＥＲＳＴが発生し、クロンク乗せ替え回路をリセット
する。

この回路により、ＤＴＥ←−ＤＴＥ間で通信し取り扱う
パケットが１５２４バイト（ｗａｘ）である場合、各Ｄ
ＴＥのクロック精度によりＤＴＥ間にクロック２００　
ｐｐｍ＋（ＭＡＸ）の精度差が生じても、これを吸収す
ることが可能となる。

第４図のクロンク乗せ替え回路ではメモリ部ｌの記憶容
量を８ビツトとしたが、このビット数を大きくすること
により、もっと大きなりロック精度差の吸収も可能とな
る。

但し、この場合は書き込みカウンタ部２、書き込みデコ
ーダ部３、遅延回路部４、読み出しカウンタ部５、読み
出しデコーダ部６、書き込み／読み出し監視部７も同様
に拡張する必要がある。

〔発明の効果〕

以上説明した様に本発明によれば、ＤＴＥ←−ＤＴＥ間
で通信する場合、各ＤＴＥ間のクロック精度差によるデ
ータスリップによる非効率的なデータ伝送をクロック乗
せ替え回路を用いることにより防止し、効率的なデータ
伝送が可能となる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明のシステム構成例を示すブロック図、 第３図は第２図の光トラン７−バの構成を示すブロック
図、 第４図はクロック乗せ替え回路の実施例を示すブロック
図、 第５図は第４図の動作説明用のタイミングチャートであ
る。 ７は書き込み／読み出し監視部、 ルス生成部である。 ８はリセットバ

Claims (1)

1. 【特許請求の範囲】 １、書き込みクロック（ＷＣＬＫ）及びデータイネーブ
   ル信号（ＥＮＡＢ）により計数を開始する書き込みカウ
   ンタ部（２）と、 該カウンタの計数値より書き込みポインタを生成する書
   き込みデコーダ部（３）と、 データイネーブル信号を読み出しクロック（ＲＣＬＫ）
   で所定ビット数だけ遅延させる遅延回路部（４）と、 遅延させたデータイネーブル信号及び読み出しクロック
   により計数を開始する読み出しカウンタ部（５）と、 該カウンタ（５）の計数値より読み出しポインタを生成
   する読み出しデコーダ部（６）と、前記書き込みカウン
   タと読み出しカウンタの計数値を監視し、両カウンタの
   計数値が一致するとき出力を生じる書き込み／読み出し
   監視部（７）と、 該監視部の出力によりクロック乗せ替え回路の初期化を
   行なうリセットパルス生成部（８）と、前記書き込み／
   読み出しポインタによりデータのクロック乗せ替えを行
   なうメモリ部（１）とを有し、 データイネーブル信号によりメモリ部に対してデータの
   書き込みと読み出しを非同期に行なってデータのクロッ
   ク乗せ替えを行なうことと、書き込みクロックと読み出
   しクロックの精度差が許容範囲を越えた場合のデータオ
   ーバフロー及びアンダフローを検出し同時に回路の初期
   化を行なうことを特徴とするＣＳＭＡ／ＣＤ方式のＬＡ
   Ｎにおけるクロック乗せ替え回路。