JPS62133839A - インタ−フエ−ス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明を以下の順序で説明する。

Ａ、産業上の利用分野 Ｂ、従来技術およびその問題点 Ｃ０問題点を解決するための手段 り、実施例 Ｄｌ。通信制御装置（第１図） Ｄ２．回線アダプタ（第２図） Ｄ３．多重化装置（第７図） Ｄ４．ＬＩＣの受信部分（第８図） Ｄ５．ＬＩＣの送信部分（第１０図） Ｄ６．走査／再生機構（第１２図） Ｄ７．ＴＩ回線インターフェース回路の送受信部分（第
１５図及び第１６図） Ｅ０発明の効果 Ａ、産業上の利用分野 本発明は、通信制御装置をあらゆる種類の物理的または
論理的接続機構に接続できるようにするための、通信制
御装置の回線走査器用多重インターフェースに関するも
のである。

Ｂ、従来技術およびその問題点 現在、通信制御装置は、モデムなどの物理的接続機構や
、Ｖ２４、Ｖ３５、Ｂ　ｅｌｌ　３０３、Ｘ２１などの
ネットワーク標準データ・インターフェース、あるいは
時分割多重リンク（Ｔｌ、ＣＥＰＴ（欧州郵便通信会議
）１次マルチプレックス、統合サービス・デジタル・ネ
ットワーク（ＩＳＤＮ）基本アクセス、ｌ５ＤＮ拡張ア
クセス）などの論理接続機構、またはＰＢＸインターフ
ェースに接続できる。

欧州特許出願ＥＵ−Ａ第００７７８６３号には、通信制
御装置用の回線アダプタが記載されている。

この回線アダプタには、欠点が１つある。

このアダプタは、極めて大きなサイズの回線コネクタを
介して複数のユーザに接続しなければならないため、互
いに離れてしまい、したがってそれらを中央制御装置に
接続するバスが長くなり、そのためバス上の遷移遅延が
長くなって通信制御装置の性能が低下する。

しかも、かかる回線アダプタは、２５６キロビツト／秒
より速い速度のユーザ回線を収容することができない。

Ｃ１問題点を解決するための手段 本発明の目的は、通信制御装置をどんな種類のユーザに
も接続できるようにすることである。

本発明の他の目的は、通信制御装置の性能を向上させる
ことができる。かかる多重インターフェースを提供する
ことである。

本発明にもとづく多重インターフェースは、回線走査手
段と通信制御装置に接続されたユーザとの間でデータ・
ビット及び制御ビットを交換するために、通信制御装置
の走査手段に接続される。

このインターフェースは、多重化手段を介して回線走査
手段をユーザに接続する送受信同期多重リンクを含んで
おり、データ・ビット及び制御ビットは、この送受信多
重リンクを介して同期フレームによって交換される。こ
のフレーム中では各ユーザに少くとも２つのスロットが
割り当てられ、２つのスロットはあらゆる種類のユーザ
について同一構造であり、下記のものからなる。

すなわち、データ・スロットに割り当てられたユーザ情
報伝送媒体（回線または多重リンクの伝送速度に応じて
可変数Ｘ個の有効ビットを含み、前記可変数がそのデー
タ・ビットに隣接し第１の２進値（１）にセットされた
区切りビット、および該区切りビットに隣接し第２の２
進値（０）にセットされた（ｎ−ｘ−１）個のビットか
らなる、可変区切りパターンによって指示されるｎビッ
トのデータ・スロットと１データ・スロットがｎ個の有
効ビットを含む場合（ｘ＝ｎ）に第１のビットが入城妥
当性検査ビットとして使われ、このビットは、データ・
スロットがｎ個の有効ビットを含むとき第１の２進値（
１）にセットされ、ｎ個未満の有効ビットしか含まない
場合は第２の２進値（０）にセットされ、他のｎ−１個
のビットは制御情報を交換するために使われる、ｎビッ
トの制御スロットである。

Ｄ、実施例 Ｄｉ、通信制御装置（第１図） 通信制御装置は、第１図に概略的に示すように、一方で
回線アダプタを介して通信回線に、及び他方でチャネル
・アダプタを介してＣＰＵに接続された中央制御装置Ｃ
ＣＵを有している。

この様子は１９８１年１０月２８日付の欧州特許出願第
８１４３００３７．２号（公告第００７７８６３号）に
も記載されている。回線アダプタは、循環走査装置、な
らびにこの走査装置で制御される各種回線を介して受は
取られるデータまたはそこから送られるデータを有する
ランダム・アクセス記憶装置アセンブリを用いて、少く
とも１本のユーザ回線を受けもつ。

Ｄ２．回線アダプタ　（第２図） 本発明にもとづく回線アダプタを、第２図に概略的に示
す。このアダプタは１回線走査手段１を含んでいる。こ
の走査手段は、その出力部に全２重リンク３が設けられ
ている点以外は、上記の特許出願に記載される如き回線
走査手段に類似するものである。このアダプタに接続さ
れている各ユーザに、１個または複数個のスロットが割
り当てられ、このスロットによっておいて同期リンク３
を介して回線ユーザ間でデータ・ビット及び制御ビット
が交換される。１つのアダプタに接続されている各ユー
ザに割り当てられたスロットの列がフレームである。

リンク３（以下、送信及び受信の区別が必要なときはそ
れぞれ３−Ｔ及び３−Ｒと記す）は、多重化装置５に接
続されている。多重化装置５は、回線走査手段１から受
は取ったビットから、線７上にフレーム同期信号及び線
９上にピント・クロック信号を送出し、送信リンク３−
Ｔからのデータ・ビット及び制御ビットを、線１３を介
して回線インターフェース回路ＬＩＣＩＩに送る。ＬＩ
Ｃ回路は８個あるものと仮定し、１１−１ないし１１−
８の番号をつけである。これを使って、最大２メガビッ
ト／秒の１本の回線から、最大６４にビット／秒の３２
本の物理チャネルまたは論理チャネル３２まで接続する
ことが可能。回線インターフェース回路１１を介してユ
ーザから受は取ったビットは、多重化装置５に送られ、
そこから受信リンク３−Ｒを介して回線走査手段１に送
られる。

直列リンク３が設けられているおかげで１回線インター
フェース回路１１は別個のアクティブ・テール・ゲート
部１７において通信制御装置とは分離することができる
。このように、リンク３への接続が１本しかないことに
より、回線アダプタを互いに接近させることができるの
で、アダプタをＣＣＵに接続するバスにおける遷移遅延
が著しく減少する。

本実施例によれば、リンク・オファリングまたはリンク
・スロットと呼ばれる基本エンティティを使って、いく
つかの種類の情報（データ情報及び制御情報）を運ぶこ
とができる。第３図ないし第６図に示す如きこれらのエ
ンティティの構造は、コストの点で使いやすくかつスル
ープットの点で各種の接続機構に効率的に使えるように
決められる。所与の接続機構について、回線インターフ
ェース回路は、リンク・エンティティをこの特定の接続
機構インターフェースに合う情報に、またその逆に変換
する役割をもっている。変換オペレーションの量は最小
限でなければならない。エンティティの構造は、最適リ
ンク帯域幅や標準リンク構造との互換性などの外部条件
ではなく、コストと性能機械要件によって決まる。

リンクは、次の３種の情報を運ばなければならない。

データ・ビット及びサービス・ビット 外部インターフェース制御ビット（インおよびアウト） ＬＩＣ／多重化内部制御ビット データ・ビットおよびサービス・ビットを交換する際の
基本原理は、ＬＩＣＩＩにビット刻時の責任を負わせる
ことである。このサービス情報は、接続機構から供給さ
れるクロック信号またはＬＩＣＩＩが内部的に生成する
クロック信号から導出される。これを使うと、回線走査
手段は低速接続機構の各種の刻時形式を扱うことから解
放される。　アクティブ・テール・ゲート部１７と回線
走査手段１の間の有効データ・ビットは、下記に述べる
ような既知の技術にもとづいて、別のやり方でも交換で
きる。

有効データ・ビットを、ある種のフラグで区切って、ブ
ロックに分けることができる。この方法は、ＡＴＴが提
唱したいわゆる　デジタル多重インターフェースＤＭＩ
（“デジタル多重インターフェース仕様、ＡＴＴ情報シ
ステムズ″（Ｄｉｇｉｔａｌ　Ｍｕｌｔｉｐｌｅｔ　　
Ｉｎｔｅｒｆａｃｅ　５ｐｅｃｉｆｉｃａｔｉｏｎ。

ＡＴ＆Ｔ　　Ｉｎｆｏｒｍａｔｉｏｎ　５ｙｓｔｅｌＩ
］ｓ）　、　１９８４年３月５日に記載）で使用されて
おり、ブロックはＨＤＬＣフレームと類似している。こ
れを使うと。

非常に広範囲の接続機構が収容できるが、アクティブ・
テール・ゲート部及び回線走査手段の両側でバッファ能
力及びブロック処理の観点からいうと非常にコストがか
かる。

データは、サービス・ビットによって個別に妥当性検査
ができる。サービス受信ＲＳビット及び要求送信ＴＲピ
ッ１−は、ＬＩＣで生成できる。

これにより、各リンク・スロット毎の構造は以下のよう
になる。

ＲＲ９ＴＲ（インバウンド、アクティブ・テール・ゲー
ト部　→　走査手段）Ｔ（アウトバウンド、走査手段　
→　アクティブ・テール・ゲート部） Ｒはデータ受信ビット、Ｔはデータ送信ビットである。

Ｒ８＝１は、現Ｒビットが有効であり。

回線走査手段に取り上げられなければならないことを意
味する。Ｒ３＝Ｏは、現リンク・スロットがどんな妥当
データ・ビットも運ばないことを意味する。

ＴＲ＝１は、アクティブ・テール・ゲート部が新しいデ
ータ・ビットを要求していることを意味する。このチャ
ネルに関する次のスロットのＴデータ・ビットは、有効
なデータ送信ビットを含むことになる。回線走査手段は
、アンダーラン状態を避けるため、アクティブ・テール
・ゲート部の次の要求の前に、アクティブ・テール・ゲ
ート部が要求するビットを供給しなければならない。

このように、アクティブ・テール・ゲート部は新しいビ
ットを要求するたびに送信ビットを系統的に考慮に入れ
ることができるのでＴビットの妥当性検査の必要がなく
なる。ＴＲ＝Ｏは、アクティブ・テール・ゲート部がど
んなデータ・ビットも要求していないことを意味する。

単一ビットの転送にもとづくかかるスロット機構を使う
と、スロット・ビットＲ，ＴＲ，ＲＳと有効データ・ビ
ットの比が３になる。そうすると、リンク上でのデータ
速度が速すぎることになるので、高速接続機構には受は
入れられない。

バイト・スロット構造では、必要なオーバーヘッドは少
なくてすむが、現スロット中で０から５までいくつのデ
ータ・ビットが有効であるかを示すことが必要になって
くる。そのため、８ビツトのうちの３ビツトが系統的に
浪費され、スロット速度が６４Ｋｂｐｓの場合、最大使
用速度が４０ＫｂρＳに制限されることになる。

Ｄｉｇｉｔａｌ　Ｅｑｕｉｐｍｅｎｔ　Ｃｏｒｐ（ＤＥ
Ｃ）社とＮｏｒｔｈｅｒｎＴｅｌｅｃｏｍ　Ｉｎｃ（Ｎ
Ｔ）社によって開発され、“データ送信用の機能強化μ
−ロウ・インターフェース（ＣＰＩ）に関するＰＢＸシ
ステムズの提案（ＰＢＸＳｙｓｔｅｍｓ　Ｐｒｏｐｓａ
ｌ　ｆｏｒ　ａｎ　ｅｎｈａｎｃｅｄ、　μｍ１ｏｗＩ
ｎｔｅｒｆａｃｅ　ｆｏｒ　ｔｈｅ　ｔｒａｎｓｍｉｓ
ｓｉｏｎ　ｏｆ　ｄａｔａ（ＣＰＩ）”Ｄｉｇｉｔａｌ
　Ｅｑｕｉｐｍｅｎｔ　Ｃｏｒｐ、　（Ｄ［ＥＣ）　、
　ＮｏｒｔｈｅｒｎＴｅｌｅｃｏｍ　Ｉｎｃ　（ＮＴ）
、１９８４年３月、に記載されているコンピュータＰＢ
Ｘ間−インターフェースＣＰＩ仕様によれば、１つの文
字を形成する所定数のデータ・ビットは６４　Ｋｂｐｓ
でリンク・スロット中を運ぶことができる状態になる前
にバッファすることができる。このことは、スロット当
り１ビツトを使って空スロットと有効ビット・スロット
とを区別する必要があることを意味する。したがって、
最大可能速度は５６Ｋｂｐｓに制限され、各チャネル毎
にデータのバッファリングが必要である。しかも、この
種のデータ転送では、大きな遅延ひずみを受ける。

この欠点を克服するため、本実施例では、動的可変デー
タ区切りパターンを利用して、データ・ピントを下記の
ようにして各リンク中を転送できるようにする。

スロット・ビット位置　０１２３４５６７有効ビツトな
し　　　　０００００００１有効ビツト１個　　　　０
０００００１ｘ有効ビット２個　　　　０００００１ｘ
ｘ有効ビット３個　　　　００００１ｘｘｘ有効ビット
４個　　　　０００１ｘｘｘｘ有効ビット５個　　　　
００１Ｘｘｘｘｘ有効ビット６個　　　　０１ＸＸＸＸ
ＸＸ有効ビット７個　　　　ＩＸＸＸＸＸＸＸ有効デー
タ・ビットの前にある構成Ｏ・・・ｏｌは、可変区切り
パターンまたは可変区切り文字と呼ばれる。すなわち、
回線走査手段は、次のようにして１つのスロット中で受
は取る有効データ・ビットの数を知る。最初のビット（
位置０）を分析する。それが１であれば、その後のビッ
トが有効データ・ビットとみなされる。最初のビットが
Ｏであれば、次のビット（位置２）を分析する。

それが１であれば、その後のビットが有効データ・ビッ
トとみなされる。そうでなければ、次のビット（位置３
）を分析し、以下同様である。反転構成１・・・１０を
もつデータ区切り文字も、同じ特性をもつ。

有効ビットが８個の場合、後で説明するように入城妥当
性検査ビットが必要である。

６４Ｋｂｐｓまでの物理チャネルの場合、各物理回線毎
にリンク３上にデータ・スロット及び制御スロットであ
る２個の６４Ｋｂｐｓスロツトが必要である。各ユーザ
は、定期的時間間隔で２スロット周期のスロットをもち
、データ・スロットがユーザに提供されると、使用可能
データ・ビットで充填され、区切りビット０・・ｏｌの
位置で有効ビット数が示される。

制御スロット中の大部分のビットについては後で説明す
るが、入城妥当性検査ビットないしＧピッ１−と呼ばれ
る１つのビットは、データ・スロット全体が有効（Ｇ＝
１）か否（Ｇ　＝　Ｏ）かを示す。第３−Ａ図、第３−
Ｂ図、第３−Ｃ図は、それぞれ３ビツト交換、７ビツト
交換、８ビツト交換の場合の制御スロットおよびデータ
・スロット中のＧビットの様子を表す。かかる構造では
、６４Ｋｂｐｓまたはそれ以下の３２個のユーザが６４
、Ｋｂｐｓのスロット６４個を使用する。

論理チャネルは、ＬＩＣ回路に接続された外部多重リン
クに多重化された６４にｂｐｓのデジタル・スロットに
もとづいている。

６４Ｋｂｐｓのクリア・チャネルの場合、外部制御情報
をチャネル方式で運ぶ必要はない。第４−Ａ図に、この
場合のリンク・スロットの構造を示す。入城妥当性検査
ビットＧ＝１は制御スロット中に永続的に設けられてい
る。この制御ビットは、内部制御情報または診断情報の
交換にも使用できる。この情報は、後で第６−Ａ図およ
び第６−Ｂ図に関して説明するように、コード化される
。

データは外部多重リンクおよびリンク３を介してバイト
によって交換されることに留意されたい。

第４−Ｂ図は、５６Ｋｂｐｓのクリア・チャネルの場合
のデータ・スロッｌ〜を示したものである。

入城妥当性検査ビットＧ＝Ｏが制御スロット中に永続的
に設けられ、データ・スロット中には有効ビットが７個
ある。かかる構造では、５６Ｋｂｐｓの論理的な３２個
のユーザが６４Ｋｂｐｓのスロット６４個を使用する。

第４−Ｃ図は、６４Ｋｂｐｓのスロットでモデム、端末
装置、ネットワーク・インターフェースにおいて運ばれ
るデータ・ビット及び制御ビットを示したものである。

かかる２　４　Ｋｂｐｓまでの低速の接※ 続機横では、同じリンク・スロッｌ−を使って。

データ情報と制御情報を交互に運ぶ。すなわち、所与の
チャネルに対してスロットが１つ置きに関連づけられる
。スロットにおける最初のビットで、データ情報（最初
のビット＝Ｏ）と制御情報（最初のビット＝１）とを区
別する。可変妥当性検査区切り文字はデータ・スロット
中で使用される。

第４−Ｃ図に示した例は、６ビツトの有効エンティティ
に対応する。この図は、２つの連続するスロットが使用
され１にセットされたＧビットによって制御スロットの
識別がなされるような一般的な場合と同様にデータ・ス
ロッ１へと制御スロットとが同じ構造をもつことを示し
ている。かかる構造では、２４Ｋｂｐｓまたはそれ以下
の６４個のユーザが６４Ｋｂｐｓのスロット６４個を使
用する（通常の１９．２Ｋｂｐｓのユーザもこれに含ま
れる。）各チャネル毎に、リンク３−Ｒ上の受信ストリ
ームは、第５−Ａ図のようになる。第５−Ａ図には、デ
ータ転送に必要な情報だけを表しである。

Ｇは入城妥当性検査ビットである。

Ｇ＝Ｏ：データ・スロット中の可変妥当性検査区切り文
字をチェックすること Ｇ＝１＝データ・スロットの８つのビットが有効 ＴＲ（送信要求）は、新しいデータ・スロットを要求す
るため、アクティブ・テール・ゲート部１７の送信レッ
グによってセットされる。

ＴＲ＝１　：要求された送信データ・スロットＴＲ＝Ｏ
：要求なし Ｖビットは、可変区切り文字を構成する。

Ｘビットは、有効データ・ビットである。

各チャネル毎に、リンク３−Ｔ上の送信ストリームは第
５−Ｂ図のようになる。Ｇ、Ｖ、Ｘは受信ストリームの
場合と同じ意味である。送信すべき有効ビットの最大数
（Ｘビット）は、回線インターフェース回路に接続され
たユーザのタイプに応じて、初期設定時に回線走査手段
に知らされる。

制御スロット中の残りの６ビツトは、連続的に提供され
るか又は回線走査手段１によって個別的に要求される内
部制御情報、および内部制御情報よりも高い速度で交換
しなければならない外部インターフェース制御情報、と
くにエラー指示情報及びパリティ指示情報を運ぶために
使われる。

受信ストリーム及び送信ス１−リーム用の制御スロット
の構造を、第６−Ａ図および第６−Ｂ図にそれぞれ示す
。

ビットＮは、制御スロットに番号をつけるためのもので
ある。

■は内部制御ビットとして使用される。

Ｅは外部制御ビットとして使用される。

所与の物理チャネルまたは論理チャネルに１つまたは複
数のリンクが割り振られると、リンク帯域幅のこのチャ
ネルに関する部分（すなわちこのチャネルに割り振られ
たスロットと、スロット合計数との比）を、リンク・サ
ブチャネルと呼ぶことにする。

ビットＮにより、モジュールｎフレーム機構が可能とな
る。リンク・サブチャネル当り１つのビットＮがあり、
８つの送信制御スロットのうちの１つでビットＮがオン
になると、ビットエ上にアクティブ・テール・ゲート部
１７の資源（通常はレジスタ）のアドレスを与えること
ができる。

このアドレスは、このチャネルに関する次の受信制御ス
ロット上で読み取られる。この場合、このアドレスはス
ロット当り１ビツトの速度で送られ、アドレスされたレ
ジスタの内容が同様にスロット当り１ビツトの速度で与
えられ、また８つの受信制御スロットのうちの１つでビ
ットＮがオンになる。

同様にして、１６個の送信制御スロットのうちの１つで
ビットＮがオンになると、送信制御スロットのビット■
の最初の８つの値が、ロードすべきアクティブ・テール
・ゲート部１７の資源のアドレスを与え、次の８つの値
が、その資源にロードされるパターンを与える。− 同様に、６４個の送受信制御スロットのうちの１つでこ
のビットがオンになると、それぞれ８ビツトのアクティ
ブ・テール・グー１〜部１７の資源がスロット当り１ビ
ツトの速度で永続的に８個読み書きできる。この８個の
資源のアドレスは、暗黙に知られていると仮定されてい
る。

ユーザがモデムを介して回線インターフェース回路に接
続されると、ビットＮによって、モデム・イン情報また
はモデム・アウト情報（すなわち所与のリンク・サブチ
ャネルの２つの制御スロットにおけるｖ、２４インター
フエース用の６ビツトおよび（ビットＥに一時に置かれ
る４ビツト）を供給することができる。

同様に、エラー分離に関して、ビットＮは。

データ・ビットまたは制御ビットにもとづいて計算され
たパリティ・ビットないしＣＲＣ（循環冗長検査）のビ
ットをビットＩで運ぶことを指示することができる。

たとえば、１０２４個のデータ・ビットにもとづいて計
算されたＣＲＣパターンを、所与のリンク・サブチャネ
ルの１６個のスロワＩ−で運ぶことができる。

Ｄ３．多重化装置（第７図） 第７図は、多重化装置５の構成を示す図である。多重化
装置５は、第３図ないし第６図に関して説明した構成の
リンク・エンティティを運ぶためのインターフェース多
重送受信リンク３−Ｔ及び３−Ｒを介して回線走査手段
１に接続されている。回線走査手段１に接続されている
ユーザに関するエンティティ　（制御スロット及びデー
タ・スロット）でフレームが構成される。ビットクロッ
ク再生用の位相固定発振器ＰＬ○　３０は、送信直列リ
ンク３−Ｔから送られてくるビット・ストリームを受は
取って、その周波数がたとえばリンク３−Ｔ上のビット
周波数の２倍である信号を線９上に与える。ビット周波
数を４．０９６メガヘルツと仮定すれば、ＰＬＯ出力信
号の周波数は８゜１９２メガヘルツである。このように
したのは、マンチェスタ・コード化ビットが回線走査手
段で処理されること、及びそのマンチェスタ・コードが
１ビット期間中に真のビット値とその補数を供給するも
のであることによる。

フレーム同期検出回路３２は、リンク３−Ｔ上のビット
・ストリームおよびＰＬＯ３０の出力からフレーム同期
信号を線７に送出する。送信リンク３−Ｔから線１３上
を介して回線インターフェース回路１１に送られるビッ
ト・ストリームは、マンチェスタ・デコード回路３４で
デコードされ、ドライバ３６を介して線１３に送出され
る。

回線走査手段が、たとえばＴ１タイプの多重回線以外の
物理的または論理的ユーザ回線に接続される場合は回線
インターフェース回路の送信部分と受信部分で同じ同期
信号が使われるので、スイッチＳＷＩとＳＷ２は閉成さ
れる。回線走査手段がＴ１多重回線に接続されると、こ
れらのスイッチは開放され、普通は開放されているスイ
ッチＳＷ３とＳＷ４が閉成され、回線インターフェース
回路は、線９−Ｒ上にＬＩＣＰＬＯ信号を、また線７−
Ｒ上にフレーム同期信号を送出する。

これによって、Ｔｌ、ｌｌ上のチャネルと多重リンク３
上の２スロット周期の間に完全な同期が成立する。この
ことについては、あとで第１５図と第１６図を参照しな
がら説明する。

ビット・ストリームは、回線インターフェース回線１１
から線１５を介して、受信装置３８が受は取り、マンチ
ェスタ・コード化回路３９中でコード化されて、リンク
３−Ｒ上に供給される。

フレーム同期生成回路４０は、複数のユーザに割り当て
られたスロットが回線走査手段１中で検索できるように
、マンチェスタ・コード違反を遂行してフレーム同期情
報を回線走査手段１に送る。

スイッチＳＷＩが閉成されているとき、フレーム同期生
成回路４０は、ＰＬＯ３０からＰＬＯ出力信号を受は取
る。スイッチＳＷＩが開放でスイッチＳＷ３とＳＷ４が
閉成されているとき、線７−Ｒ上のフレーム同期受信信
号及び線９−Ｒ上のＬＩＣＰＬ○出力信号によって、回
路４０が動作する。ラップ回路４２を使って、リンク３
の折返し試験を行うことができる。この試験は、送信リ
ンクを受信リンクに接続して行われる。

多重化装置５は、内部レジスタ４４を含んでいる。回線
走査手段１は、デコード回路３４の出力である書き込み
線ＷＲを介してこの内部レジスタ４４中にエビットを書
き込むことができる。これらのエビットは、多重化装置
５に割り当てられた制御スロット中に配置される。

レジスタ４４の内容は、マンチェスタ・コード化回路３
９の入力である線ＲＤを介して回線走査手段１によって
読み取られる。

レジスタ４４は、ＰＬＯ３０の出力信号の制御下で、リ
ンク・クロック速度でシフトされる。

このリンク・クロック速度は、スイッチＳＷ２が閉成さ
れているとき、ＰＬＯ３０から導出されるものである。

回線走査手段１が多重線（Ｔ１）に接続されている場合
、このスイッチが開放状態のとき、線９上のＰＬＯ出力
信号の制御下でレジスタ４４中にデータが書き込まれ、
線９−Ｒ上のＬＩＣＰＬＯ出力信号の制御下で読み取ら
れる。

この多重化装置は１回線インターフェース回路１１と回
線走査手段１の間でインターフェースを行う機能しかも
たないので、これ以上の説明を要しない。このインター
フェース機能とは、回線インターフェース回路から制御
スロット及びデータ・スロットを受は取って、これより
フレーム列を組み立てて回線走査手段１に送ること、及
びこれらのフレーム列を、線１３を介して回線インター
フェースに送ることである。

Ｄ４．ＬＩＣの受信部分（第８図） 次に、第８図を参照しながら、モデムを介して物理的ユ
ーザに接続されている回線インターフェース回路の受信
部分について説明する。論理的ユーザに接続されている
回線インターフェース回路中では、データ入力手段は異
なっている。別のタイプの回線インターフェース回線に
ついては後で説明する。

各回線インターフェース回路１１の受信部分の機能は、
それに接続されている回線ユーザより受は取ったビット
から、第５−Ａ図および第６−Ａ図に示す構成をもつエ
ンティティを生成することである。

回線インターフェース・アドレス信号ＡＯ１Ａ１、Ａ２
および線５１上のＬＩＣタイプ信号が、スロット・デコ
ーダ５ｏに与えられる。第８図では、回線インターフェ
ース回路が４つの物理的回線ユーザに接続されているこ
とをＬＩＣタイプ信号が示しているものと仮定している
。スロット・デコーダは、４本の出力線５２−１ないし
５２−４を備えている。これらの各出力線上の信号は、
回線インターフェース回路に接続されている１個のユー
ザに割り当てられたデータ・スロット及び制御スロット
を含む期間中、活動状態にある。たとえば、回線インタ
ーフェース回路に４個のユーザが接続されていると仮定
すると、出力線５２−１上の信号は、回線１のユーザに
割り当てられた期間中活動状態にあり、出力線５２−２
上の信号は、回線２のユーザに割り当てられた期間中活
動状態にある（以下同様）。

回路５４は、多重化装置からの出力線９からの信号によ
って活動化されるフリップ・フロップ回路５６、バイト
・カウンタ５８、およびスロット・カウンタ６０を含ん
でいる６回路５６は、第９図のタイミング図においてＦ
で示されているＰＬＯ出力信号から、　Ｃで示されてい
るようなビット・クロック周波数のパルスを与える。バ
イト・カウンタ５８は、スロットの持続期間に対応する
８ビツトの周期をカウントする。スロットは、カウンタ
６ｏでカウントされる。カウンタ６０は、線７上のフレ
ーム同期信号によってリセットされる。８個の回線イン
ターフェース回路１１−１ないし１１−８があって各回
線インターフェース回路が４個のユーザに接続できる場
合、１フレーム内には６４個のスロット、すなわちデー
タ・スロット３２個及び制御スロット３２個がある。し
たがって、カウンタ６０は、６４までカウントする。

スロット・カウンタ６０の出力６２は、比較回路６４中
で、デコーダ５０でデコードされたスロット番号と比較
される。比較回路６４は、４つの出力６６−１ないし６
６−４をもち、それらの出力は、直列リンク３−Ｒ上で
回線インターフェース回路に接続された回線ユーザ１．
２．３．４に割り当てられた（データ・スロットと制御
スロットを含む）期間中活動状態にある。

モデムからのデータは受信装置６８で受は取られ、モデ
ム・インターフェースによって生成されるモデム・クロ
ック信号（第９図にＡで示すもの）は受信装置７ｏを介
してＤラッチ７２のクロックＣＫ入力部に送られる。ビ
ットで構成されたデータは、受信装置６８を介して１ビ
ツト・バッファとして働くＤラッチ７２のＤ入力部に送
られる。

競合論理７４が、第９図にＨ，Ｊ、Ｏで示す３種のクロ
ック信号を生成する。これらの信号は、線６６−１上の
回線１スロット時間信号及びモデム受信クロックＢから
導かれる。回線１スロット時間信号は、回線ユーザ１に
割り当てられた期間中活動状態にある。

この論理７４の目的は、モデムから受は取ったデータ・
ビットを回線ユーザに割り振られたデータ・スロット時
間と同期させて、受信ビットが失われるのを防止するこ
とである。データ・ビットが失われないように、かかる
防止は、モデム・クロック受信信号とその回線に割り振
られたデータ・スロット時間の競合を処理することによ
って行う。

３個のレジスタ７６．７８．８ｏが設けられている。シ
フト・レジスタ７６はデータ・スロット直列化装置であ
る。これは、シフト入力線８２上に与えられる、第９図
に示す直列化クロックＤによってシフトされる。直列化
クロックＤは、ゲート回路８４によって、リンク・ビッ
ト・クロックＣと回線１スロット時間借号Ｂから生成さ
れる。

ゲート回路は、回線スロット時間の始めに発生する最初
のビット・クロック・パルスが、レジスタ７６のシフト
入力部に印加されるのを防止する。

この時間の間に、競合論理７４の出力部８６でクロック
１　（Ｈ）が活動状態のとき、非直列化レジスタ７８の
内容がバス８８を介して直列化レジスタ７６にロードさ
れる。

このとき、競合論理７４の出力線９ｏ上でクロック２（
Ｊ）が活動状態になると、レジスタ８０に記憶されてい
る可変妥当性検査パターン１０ｏｏｏｏｏｏｏが非直列
化レジスタ７８にロードされる。非直列化レジスタ７８
は、９ビツトのシフト・レジスタである。１ビツト・バ
ッファ・ラッチ７２から与えられる受信データ・ビット
は、競合論理７４の出力線９４上に生成されるモデム・
タロツク受信再同期クロック３（ｏ）の制御下で。

入力部９２を介してこのレジスタ７８に入力される。こ
のクロックは、ラッチ７２に記憶されているデータ・ビ
ットをレジスタ７８に入力させ、また可変区切りパター
ンをレジスタ７８中で右にシフトさせる。

かくして、回線スロット時間信号がハイになるとき、次
の３つのステップが実施される。

−非直列化装置７８の内容を直列化装置７６にロードす
る。

−可変データ区切り文字を非直列化装置７８にロードす
る。

−新しいビットがあれば、再同期モデム・クロック３を
使って、それをモデムからデータ非直列化装置に入れる
。

そうして、次のアクティブ回線スロット時間信号までに
受は取られたデータ・ビットがデータ非直列化装置７８
に入力される。したがって次の回線スロット時間信号が
アクティブになるとき、データ非直列化装置はモデム伝
送速度に依存し、可変区切りパターンの位置によって決
まるいくつかの有効ビットを含んでいる。

このとき、上記の３つのステップが再開される。

直列化装置７６中のデータ・ビットは、線８２上の直列
化クロックＤの制御下で右にシフトする。

レジスタ７８中に８つの有効データ・ビットがあった場
合、可変区切りパターンのビット１は、レジスタ７８の
一番右の位置にシフトして、データ・スロット及びこれ
に関連する制御スロット中で大域妥当性検査ビットとし
て使われるはずである。

次に制御スロットの組み立て方について説明する。

モデム制御線は、モデム・データ線に関連づけられてい
る。バス１００として概略的に表される通常６本の制御
線がある。この６本の線上の制御ビットは、レジスタ１
０２及び１０４に記憶され、制御スロットのビットＥの
位置に入れられる（第６−Ａ図参照）。制御スロット当
り４個のビットＥしか使用できないので、６個の制御ビ
ットを送るのに２個のフレームを使う。たとえば４個の
ビットを奇数番号のフレームで送り、２個のビットを偶
数番号のフレームの間に送る。

奇／偶フレーム・カウンタ１０６は、線６６−１上の回
線１スロット時間信号によって制御され、レジスタ１０
２中の４個の制御ビットの内容を奇数番号のフレームの
制御スロット時間中に制御スロット直列化レジスタ１０
８にロードさせ、残り２個の制御ビットを偶数番号の制
御スロット時間中に直列化レジスタ１０８に送らせるた
めのものである。

制御ビットＧ、ＴＲ，ＮおよびＩは、レジスタ１１０を
介して制御スロット直列化装置１０８に与えられる。Ｇ
ビットは、レジスタ１１０の一番左の位置で、レジスタ
７８の一番右の位置Ｒに記憶されている値にセットされ
る。すなわち、レジスタ７８中の有効データ・ビット数
が８より小さい場合、この位置にＯが記憶され、したが
ってレジスタ１１０中のＧビットは０にセットされる。

非直列化レジスタ７８中に８個の有効データ・ビットが
ある場合、可変妥当性検査パターンの一番左のビット（
１）が、レジスタ７８のＲ位置に記憶され、Ｇビットと
して１がレジスタ１１０に記憶される。

ＴＲビットは、線１１４を経て回線インターフェース回
路の送信部分からセットされる。

ビットＩは、回線インターフェース制御内部レジスタ１
１２から充填される。８ビツトの内部レジスタが８個あ
ると仮定すると、これらのレジスタの内容を回線ユーザ
に割り当てられた制御スロットに一時に１ビツトずつ入
れるには、フレームが６４個必要である。内容レジスタ
の内容は、線６６−１上の回線１スロット時間信号の制
御下で、レジスタ１１０の１位置にシフトされる。

フレーム・カウンタ１１５は、線７上のフレーム同期信
号からのフレーム数をカウントして、線１１６を介して
６４個のフレームすべてでビットＮをＯにセットさせる
。これにより、内部レジスタの内容の送信の始めと終り
を決定することができる。

内部レジスタは、走査・再生機構を介してロードされる
。この走査・再生機構については、後で第１２図を参照
しながら説明する。

レジスタ１１０の内容は、回線１に割り当てられた時間
周期の始めに、スロット回線１時開綿６６−１上の信号
の制御下で、線８６上のクロック１（Ｈ）信号によって
、制御スロット直列化シフト・レジスタ１０８にロード
される。

データ・スロット直列化レジスタ７６および制御スロッ
ト直列化レジスタ１０８は、直列に接続されており、線
８２上の直列化クロック信号（Ｄ）の制御下でシフトさ
れる。このクロック信号は、レジスタがロードされてい
る間、非活動状態にある。

直列制御ビット及び直列データビットを供給する出力１
１８は、回線インターフェース回路の出力部１５にゲー
トされ、Ａ　Ｎ　Ｄゲート１２０を介して多重化装置５
に送られる。このＡＮＤゲート１２０は、線６６−１上
の信号によって条件づけられる。

回線インターフェース回路には、各入力回線ユーザに対
して同様の構成である。ただし１回路５４．６４．５０
は回線インターフェース回路に接続されるユーザによっ
て共用される。

複数の回線インターフェース回路に接続された各ユーザ
の受信配置のＡＮＤゲート１２０の出力は、ＯＲされて
、割り当てられた時間間隔中に、回線インターフェース
回路に接続されたユーザからのデータ・ビット及び制御
ビットを多重化装置５に与える。

Ｄ５．ＬＩＣの送信部分（第１０図） 次に第１０図と第１１図を参照しながら、回線インター
フェース回路の送信部分について説明する。これらの図
は、データ・ビット及び制御ビットを多重化装置５から
ユーザに送るのに必要な回路と、それに対応するタイミ
ング図を示したものである。この送信部分は、受信部分
と同じ回線スロット時間信号を使用する。

ユーザに割り当てられた時間スロット期間中に、ドライ
バ２０４を介して線２０２上のユーザ・モデムにデータ
・ビットを送る直列化シフト・レジスタ２００には、線
１３を介して多重化装置５から送られてくるデータ・ビ
ットがロードされる。

多重化装置５からの線１３上を介するデータ・ビット及
び制御ビットは、ビット・クロック速度（第９図のＣ）
で、データおよび制御スロット・ビット非直列化装置２
０６に与えられる。

第１１図に示すように、モデム送信クロックＰから送信
クロック・パルスＲ（第１４図）が生成される。このク
ロックＲは、モデム送信クロックＰの立上りの後、ＰＬ
Ｏによって供給される次のパルスの間活動状態にある。

これは、単一パルス生成回路２０８によって生成される
。単一パルス生成回路２０８は、受信装置２１０を介し
てモデム送信クロックＰを受は取り、またＰＬＯ出力出
力信号骨は取る。回路２１０については、第１４図と共
に後で説明する。

回線スロット時間信号の終りに、レジスタ２０６中のデ
ータ・ビット及びＧビットがデータ・レジスタ２１２に
ロードされる。ロード・パルスはＡ　Ｎ　Ｄゲート２１
４から与えられるもので、線１１４上にアクティブな送
信要求があるときスロット時間の終りに活動状態になる
。

データ・レジスタ２１２の内容は、線２３２上のロード
・パルスＵ（第１１図）の制御下で、９ビツトの直列化
装置２００にロードされる。

直列化装置の内容は、一度ロードされると。

Ａ　Ｎ　Ｄゲート２１６を介してシフト久方に供給され
る送信パルスＱの速度で右にシフトされる。右ヘシフト
されたデータ・ビットの代りにゼロが入力される。図で
は、これは入力線２１８上の０で概略的に表されている
。

最後のビットが送られたことを合図するため、比較機構
２２０は、直列化装置２００の内容をデータ・スロット
が空であることを示すパターン０００００００１と比較
する。データ・スロットの構成がＯｏ○ＩＸＸＸＸ　（
有効ビットを表す）であると仮定すると、ＧビットはＯ
となる。可変区切り文字において１が直列化装置の８番
目の位置にあるとき、比較機構２２０は、両者が等しい
ことを検出する。すなわち、４つのデータ・ビットが送
られたことを意味する。データ・スロット中に８個の有
効データ・ビットがある場合、Ｇビットは１となり、し
たがってＧビットが直列化装置の８番目の位置にあると
き、比較機構２２０は、両者が等しいことを検出する。

すなわち、８個のデータ・ビットが送られたことを意味
する。

出力線２２２上の比較機構２２０の出力信号Ｓが、Ｄラ
ッチ２２４のＤ入力部に与えられる。このＤラッチ２２
４は、そのクロックＣＫ入力部でＰＬＯ出力信号（線２
２６）を受は取る。

ラッチ２２４は、そのＱ出力部に比較機構出力遅延信号
Ｔを与える。信号Ｔは、ＡＮＤゲート２３０の１つの入
力部に与えられる。このＡＮＤゲート２３０は、その第
２の入力部で、線２３４からの送信パルスＲを受は取る
。すなわち、有効データ・ビットが送られたとき、直列
化装置２００はアクティブ信号Ｕを介してロードされる
。

両者が等しいことが検出されないと、ＡＮＤゲート２３
０は条件付られず、信号Ｕは非活動状態となる。

ラッチ２２４のＱ出力は、インバータ２３６で反転され
、したがってＡＮＤゲート２１６が条件付られ、送信パ
ルス信号Ｒが直列化装置２００のシフト入力部に与えら
れる。

送信要求ビットＴＲは、ラッチ２４０と２４２によって
生成される。ラッチ２４２は、そのＤ入力部で１を受は
取り、インバータ２４４で反転された線２３２からロー
ド・パルスを受は取る。

換言すれば、線２３２上のロード・パルス（第１１図の
Ｕ）の立下りで、すなわちデータ・レジスタ２１２が直
列化装置２００中でロードされたとき、線１１４上のそ
のＱ入力部にＵＰアクティブ・レベルを与える。したが
って、このときＴＲビットは活動状態となる。

ＡＮＤゲート２１４で検出される次のスロット時間の終
りに、ロード・データ・レジスタ・パルスＷがハイレベ
ルになると、ＰＬ○パルスの次の立上りでクリア要求ラ
ッチ２４０がセットされる。ラッチ２４０の補数化出力
ＱはＤラッチ２４２のＣＬＥＡＲ入力に接続され、した
がってこのときラッチ２４０はリセットされ、ＴＲビッ
トは非活動状態のローレベルにある。

送信要求ＴＲビットが、回線インターフェイス回路の受
信部分に送られる。

非直列化レジスタ２０６で非直列化された制御スロット
中の制御ビットは、次のようにして処理される。

スロット時間の終りに、すなわち回線ユーザに関係する
制御ビット及びデータ・ビットがレジスタ２０６中でア
センブルされるとき、ビットＧとビットＮがレジスタ２
４４にロードされる。ビットＮは、複数のフレーム中に
累積され、８ビツトの非直列化装置２４６０−ドされる
Ｉビット・ストリームを区切るのに使われる。

各制御スロットのビット■は、非直列化装置２４６の入
力部に与えられ、非直列化装置２４６の内容が線２４８
上のスロット時間終了パルスによってシフトされる。非
直列化レジスタ２４６の内容は、内部制御レジスタに供
給される。

外部制御ビットＥは、レジスタ２５０と２５２にロード
される。最初の４ビツトは、レジスタ２５０にロードさ
れ、残り２ビツトはレジスタ２５２にロードされる。線
２５８と２６０上のレジスタ・ロード制御パルスは、Ａ
ＮＤゲート２５４及び２５６によって与えられる。これ
らのＡＮＤゲートは、その１つの入力部で線２４８から
のスロット時間の終りを受は取り、その第２の入力部で
、それぞれ受信部分に示すカウンタ１０６（第８図）か
ら送られる奇数フレーム標識と偶数フレーム標識を受は
取る。したがって、レジスタ２５０は、奇数番号のフレ
ームの間にロードされ、レジスタ２５２は偶数番号のフ
レームの間にロードされる。

レジスタ２５０及び２５２の内容は、バス２６２及び２
６４を介してモデム・アウト制御線に送られる。

Ｄ６．走査／再生機構（第１２図） 次に第１２図を参照しながら、走査／再生機構について
説明する。

ユーザ当り８個の８ビツト内部レジスタが、回線インタ
ーフェース回路に設けられていると仮定する。フレーム
当り１個のユーザにつき１つのＩビットだけがこのレジ
スタ・アセンブリに与えられ、したがってこれらのレジ
スタをそのユーザに関係するエピットでロードし終える
には、６４個のフレームが必要である。

内部レジスタ３００−１ないし３００−８には、非直列
化装置２０６及び非直列化装置２４６より成る受信制御
部からビット■がバス３０２を介してロードされる。レ
ジスタ３００−１ないし３００−８の内容は、バス３０
４を介して回線インターフェース制御回路の受信部の８
ビツトの直列化装置１１２および制御スロット直列化装
置１０８に転送される。

フレーム・カウンタ３０６が第８図に示すバイト・カウ
ンタ５８の出力部に接続される。これは、フレーム・モ
ジュール６３をカウントする。

デコーダ３０８は、カウンタ３０６の出力からその出力
線３１０上にフレーム０ないし６３の間活動状態となる
信号を生成する。たとえば、線３１０−〇上の信号はフ
レーム０の間活動状態にあり、線３１０−９上の信号は
フレーム９の間活動状態にある。

線３１０−０、線３１０−７、線３１０−１５、・・線
３１０−５５は、それぞれレジスタ３゜○−１ないし３
００−８の読取り入力に接続され、デコーダ３０８のこ
れらの出力線上の信号が活動状態のとき、これらのレジ
スタの内容がバス３０４上に送出される。

線３１０−７、線３１０−１５、線３１ｏ−２３、・・
・線３１０−６３は、レジスタ３００−１ないし３００
−８の書込み入力に接続され、デコーダ３０８のこれら
の出力線上の信号が活動状態のとき、非直列化装置２４
６の内容が内部レジスタ３００−１ないし３００−８に
転送される。

バイト・カウンタ５８で８ビツトがカウントされる度に
、タイミング回路によって出力線３１４上にロード・パ
ルスが送出される。これにより、どの読取り線が活動状
態にあるかに応じて、内部レジスタの１つの内容が直列
化装置１１２に送られる。

フレーム０ないしフレーム７の各フレームの間に、８個
のビットエが非直列化装置２４６中で累積される。フレ
ーム７がデコードされると、書込み線３１０−７が活動
状態になり、非直列化装置２４６の内容がレジスタ３０
０−１にロードされる。レジスタ３００−２ないし３０
０−８をロードするためのフレーム８ないし１５．１６
ないし２３．２４ないし３１．３２ないし３９．４０な
いし４７．４８ないし５５、および５６ないし６３につ
いても、線３１０−１５，３００−２３゜３００−３１
，３１０−３９，３１０−４７，３１０−５５，３１０
−６３が活動状態のとき、同じプロセスが行われる。

これらのレジスタ３００−１ないし３００−８の内容は
、線３１０−０．３１０−７，３１０−１５．３１０−
２３．３１０−３１、３１〇−３９，３００−４７およ
び３１０−５５が活動状態のとき、直列化装置１１２に
転送される。

そうして、第８図に関して説明したように、直列化装置
１１２からシフトされたビットは、回線インターフェー
ス回路の受信部分の制御スロット直列化装置１０８のエ
ビット位置に入れられ、多重化装置に送られる。

フレーム６３がデコーダ３０８でデコードされると、区
切りビットＮは、非直列化装置１０８中で０にセットさ
れる。

次に第９図のモデム・クロック再同期信号○を生成する
ための回路について、第１３図を参照しながら説明する
。

この回路は、２つのＤラッチ４．　Ｏ０１４０２および
ＯＲ回路４０４を含んでいる。ラッチ４゜ＯのＤ入力部
４０６にＡ１が与えられ、ＣＫ入力部にデータ・スロッ
ト時間早期信号Ｋが与えられる。ラッチ４００が、デー
タ・スロット時間遅延信号しによってリセットされる。

ラッチ４００の補数化Ｑ出力４０８がＯＲ回路４０４の
１つの入力部に与えられる。Ｏ，Ｒ回路４０４のもう１
つの入力部は、ラッチ４０２のＱ出力９４に接続されて
いる。ラッチ４０２のＧＫ入力部はＰＬＯ出力線９に接
続され、そのクリア入力部は、受信装置７０の出力部で
モデム・クロック受信線に接続されている（第９図の信
号Ａ）。

モデム・クロック受信信号がハイレベルになると、モデ
ム・クロック禁止ラッチ４００がハイレベルにある場合
、ＰＬＯパルスの次の立上りで、モデム・クロック再同
期信号がハイになる。このモデム・クロック禁止ラッチ
４００は、ロード直列化信号とＨとの競合が起こる場合
に、モデム・クロックを遅延させるのに使用される。こ
の場合、モデム・クロック禁止ラッチの補数化出力Ｑは
、データ・スロット時間早期信号にの立上りでローレベ
ルにセットされ、データ・スロット時間遅延信号によっ
てハイレベルに戻される。モデム・クロック禁止ラッチ
４００の補数化出力がローレベルにある間、データ・ス
ロット直列化装置７６は非直列化装［７８の内容がロー
ドされ、・次に可変区切り文字が非直列化装置７８中に
ロードされる。

その後、１ビツト・バッファ７２から送られてくる次の
データ・ビットは、非直列化装置７８にシフトすること
ができる。

第１４図は、第１０図の単一パルス生成回路２０８を表
す。この回路は、モデム送信クロックＰとＰＬＯ出力出
力信号量送信クロック・パルスＲを生成する。この回路
は、３つのＤラッチ５゜０１５０２．５０４、ＡＮＤゲ
ート５０６．５０８およびインバータ５１０を含んでい
る。

ラッチ５００Ｄ入力部は、モデム送信クロック信号Ｐを
受は取り、そのＣＫ入力部は、ＰＬＯ出力出力信号量は
取る。ラッチ５００の出力部は、ランチ５０２のＤ入力
部に接続されている。ラッチ５００のＣＫ入力部は、イ
ンバータ５１０によって反転されたＰＬＯ出力信号を受
は取る。ラッチ５０２（７）出力は、ＡＮＤゲート５０
６の１つの入力部に接続されている。ＡＮＤゲート５０
６のもう１つの入力部は、ラッチ５００のＱ出力部に接
続されている。

ＡＮＤゲート５０６の出力部は、ラッチ５０４のＣＫ入
力部に接続され、ラッチ５０４のＤ入力部は１にセット
される。ラッチ５０４の補数化Ｑ出力は、ＡＮＤゲート
５０８の１つの入力部に与えられ、そのもう１つの入力
部は、モデム送信クロックＰ信号を受は取る。ラッチ５
００と５０２のクリア入力部は、ＡＮＤゲート５０８の
出力部に接続され、ラッチ５０４のクリア入力部は。

モデム送信クロックＰ信号を受は取る。

この配置を使うと、モデム送信クロック信号がハイのと
き、ＰＬＯパルス・ストリームからの１つのパルスを、
ラッチ５００の出力部で出力線２３４上に与えることが
できる。このパルスはＡＮＤゲート５０６に送られ、Ｐ
ＬＯからの次のパルスが出力線２３４に供給されるのを
防止する。

すなわち、信号Ｒが出力線２３４上に生成される。

Ｄ７．Ｔ１回線インターフェース回路の送受信部分（第
１５図および第１６図） 次に、第１５図および第１６図を参照しながら１回線イ
ンターフェース回路の送受信部分について説明する。こ
の送受信部分は、ＣＥＲＴフレーム指定により、回線走
査手段を毎秒２．０４８メガバイトでＴ１線などのデジ
タル多重回線に接続するのに使われる。

その場合、多重化装置５は、１つの回線インターフェー
ス回路だけに接続され、スイッチＳＷ３とＳＷ４は閉成
されており、スイッチＳＷＩとＳＷ２は開放状態である
。これにより、リンク３−Ｒ上のフレーム同期信号は、
受信データから検索されたフレーム同期信号と同期して
生成することができる。Ｔ１チャネルと多重リンク３上
の２スロット周期との間に完全な同期を確保するために
は、リンク３−ＴとＴｌ線上の送信部分およびＴ１線と
リンク３−Ｈの受信部分で同じフレーム同期信号を使わ
なければならない。ビット・クロックは同位相でなけれ
ばならず、２つの８ビツト・スロット（データ・スロッ
トと制御スロット）が１つのＴ１チャネル（データ・チ
ャネルまたは信号チャネル）に対応するため、リンク３
上のクロック周波数は、Ｔ１．ｌ上のクロック周波数の
２倍である。各データ・スロット中で常に８ビツトが送
信または受信されるので、制御スロット中で入城妥当性
検査ビットを使う必要はない。したがって、Ｇビットを
制御スロット中で永続的に１にコード化して、データ・
スロット中で８ビツトが有効であることを示すこともで
き、またこの標識を回線インターフェース回路に永続的
に供給し、Ｇピット位置を余分の制御情報を交換するの
に使用することもできる。

すなわち、Ｔ１線が受信時のフレーム同期生成とビット
・クロック信号を制御し、回線走査手段が送信時のフレ
ーム同期生成とビット・クロック信号を制御する。

したがって、回線インターフェース回路の受信部分に第
８図に示す競合論理７４は必要でない。

ビットで構成されるデータは、Ｔ１線を介して受信装置
６００が受は取る。ＰＬＯは、ここに選んだ例では、１
６．３２４メガヘルツの周波数のクロック信号をＴ１線
上で検素する。ＰＬＯ６０２の出力は、２つのフリップ
フロップ回路６０４及び６０６からなる分周期に与られ
る。ＰＬＯ６００の出力線は、多重化装置５に通じる線
９−Ｒを構成する。フリップフロップ６０４の出力部は
、線６０８上にリンク・ビット・クロックを供給し、フ
リップ・フロップ６０６の出力部は線６１０上にＴ１ビ
ット・クロックを供給する。リンク・ビット・クロック
の周波数は、Ｔ１ビット・クロックの２倍である。すな
わち、それぞれ８゜１９２Ｍ七、４．０９６Ｍ七である
。

Ｔ１ビット・クロックは、非直列化装置６１２のシフト
入力部に与えられ、受信装置６００から受信データ・ビ
ットがこの非直列化装置中に入力される。

非直列化装置６１２の内容は、バス６１６を介して同期
パターン検出回路６１５に与えられる。

回路６１４は、Ｔ１ビット・クロック信号の制御下で動
作し、その出力線７−Ｒ上にフレーム同期受信信号を生
成し、それが多重化装置５に送られる。この信号は、回
路６１４が非直列化装置６１２中で同期パターンを認識
するとき活動状態となる。この周期パターンはＴ１線の
チャネルＯに送られる。

フリップフロップ６１８に接続されたバイト・カウンタ
６１６は、線６２０上にチャネル選択信号を送出する。

バイト・カウンタは線６０８からのリンク・ビット・ク
ロック・パルスをカウントする。選択信号が活動状態に
なるたびに、非直列化装置６１２の内容がリンク・デー
タ・スロット直列化装置６２２にロードされる。

フリップフロップ６１８の出力は、Ｔ１チャネル・カウ
ンタ６２４に与えられ、Ｔ１チャネル・カウンタ６２４
はチャネル１及びチャネル１６がデコードされたとき出
力線６２６と６２８上にアクティブ信号を出す。これら
のチャネルは、リンク制御スロットのＥピット位置にロ
ードされる信号情報を交換するのに使われる。したがっ
て、これらの信号は、ＯＲゲート６２７を介してゲート
回路６３０に送られ、線６２０上のチャネル選択信号が
活動状態のとき、非直列化回路６１２の内容が制御スロ
ット直列化装置６３２に供給される。

バイト・カウンタ６１６とチャネル・カウンタ６２４は
、線７−Ｒからのフレーム同期信号によってリセットさ
れる。

データ・スロット直列化装置６２２と制御スロット直列
化装置６３２は、直列に接続されており、線６０８上の
リンク・ビット制御信号の制御下でシフトされる。これ
は、リンク１５を介して多重化回路５に直列データ・ビ
ット及び制御ビットを供給するためである。

第８図に関して説明したように、ビットエとビットＮが
制御スロットにロードされる。この機構（これは、参照
番号６３４の部分に概略的に示しである）は、線６２６
及び６２８上の信号が活動状態のとき、インバータ６３
６によって禁止される。

第４−Ａ図および第４−Ｂ図に示したようなＴＲビット
は不要である。

Ｔ１回線インターフェース回路の送信部分を第１６図に
示す。

これは、多重化装置５の出力部で送信リンク１３からの
直列データ・ビット及び制御ビットを受は取る、制御お
よびデータ・スロット非直列化装置７００を含んでいる
。非直列化装置７００の内容は、線９上のＰＬＯ出力信
号の制御下で、すなわち８．１９２ＭＨｚの周波数でシ
フトされる。

ＰＬＯ出力信号は、その出力線上に４．０９６ＭＨｚの
周波数の信号を供給するフリップフロップ回路７０２に
与えられる。この信号は直列化装置７０６のシフト入力
部に印加されて、直列化装置７０６のシフトをＴ１ビッ
トの速度で制御する。

ＰＬＯ出力信号は、バイト・カウンタ７０８に与えられ
る。バイト・カウンタ７０８の出力は、その出力線上に
チャネル選択信号を供給するフリップフロップ７１０に
印加される。このチャネル選択信号が活動状態になると
、非直列化装置１ｆ７００中のデータ・スロットの内容
がゲート回路７１４を介して直列化装置７０６にロード
される。

信号チャネル１及び１６が、フリップフロップ７１０の
出力部に接続されたチャネル・カウンタ７１６でデコー
ドされると、ＯＲゲート７１８とＮＯＲゲート７２０か
らなる論理回路によって、直列化装置７０６へのデータ
・スロットの転送が禁止される。

ＯＲゲート７１８の入力部には、カウンタ７１６からの
チャネル１及びチャネル１６の標識が与えられ、ＮＯＲ
ゲート７２０の入力部には、ＯＲゲート７１８の出力お
よびカウンタ７１６からのチャネル０の標識が供給され
る。すなわち、チャネルｌまたはチャネル１６がデコー
ドされると、ゲート回路７１４は禁止され、ゲート回路
７２４にアクティブ・ゲート信号が与えられて、制御ス
ロット中の外部制御ビットＥの内容が直列化装置７０６
に転送される。

チャネル０がデコードされると、ゲート回路７１４は禁
止され、したがってデータ・スロットの内容は直列化装
置７０６に転送されない。ゲート回路７２６は、線７上
のフレーム送信制御信号の制御下でフレーム同期パター
ン生成回路７２８中に生成される同期パターンを、直列
化装置７０６に送る。

直列化装置７０６からシフト・アウトされたビットは、
ドライバ７３０を介してＴ１リンクに供給される。

■制御ビットは、第１２図に関して説明したやり方で処
理される。これは、論理７３０で概要的に示しである。

■ビットは、ゲート回路７３２を介して内部制御論理に
供給される。ＯＲゲート７１８の出力は、インバータ７
３４中で反転される。すなわち、チャネル１またはチャ
ネル１６がデコードされると、論理７３０へのエビット
の転送は禁止される。

第８図及び第１５図ならびに第１０図及び第１６図を参
照しながら、回線走査手段をモデム・ユーザとＴｌタイ
プのユーザに接続できる、異なる２種の型の受信手段お
よび送信手段について説明してきたが、回線走査手段を
その他のタイプのユーザに接続できる受信手段および送
信手段を実現することは、当業者にとって容易である。

Ｅ１発明の詳細 な説明したように本発明によれば、通信制御装置をあら
ゆる種類の物理的または論理的接続機構に接続できるよ
うになる。

【図面の簡単な説明】

第１図は１本発明を適用することのできる通信制御装置
の概略図、第２図は本発明にもとづく多重インターフェ
ースを組み込んだ回線アダプタのブロック図、第３Ａ図
ないし第３Ｃ図は、３有効ビツトの交換、７有効ビツト
の交換、および８有効ビツトの交換の場合のリンク・エ
ンティティを示す図、第４Ａ図および第４Ｂ図は、論理
６４　Ｋｂｐｓユーザおよび５６Ｋｂｐｓユーザについ
ての８ビツトの交換および７ビツトの交換の場合のリン
ク・エンティティを示し、第４Ｃ図は、低速ユーザの場
合のデータ・スロットと制御スロットを示す図、第５Ａ
図および第５Ｂ図は、それぞれ、データ転送に必要な制
御情報のみを含む受信ストリームと送信ストリームを示
す図、第６Ａ図および第６Ｂ図は、それぞれ受信ストリ
ームおよび送信ストリーム用の制御スロットを示す図、
第７図は、多重化装置のブロック図、第８図は、回線イ
ンターフェース回路の受信部分を示す図、第９図は、第
８図に示した回線インターフェース回路の受信部分のタ
イミング図、第１０図は、回線インターフェース回路の
送信部分を示す図、第１１図は、回線インターフェース
回路の送信部分のタイミング図、第１２図は、制御スロ
ット中で交換すべきビットを配列するための走査・再生
機構を示す図、第１３図は、回線インターフェース回路
の受信部分のモデム・クロック再同期信号生成回路を示
す図、第１４図は、回線インターフェース回路の送信部
分の単一パルス生成回路２０８を示す図、第１５図は、
回線走査手段を多重ユーザ・リンクに接続するためのＴ
ｌ＠線イフィンターフエース回路信部分を示す図、第１
６図は、回線走査手段を多重ユーザ・リンクに接続する
ためのＴ１回線インターフェース回路の送信部分を示す
図である６ Ｇ　　　　　　　　　　Ｖ 年す葬ｐ５−−タ ｖｖｖｖｖ 伴り前ｉｐ　　　　　　　　　−ｙ′−タｖｖｖｖ 智すイ町２ ＄ｌ’Ｐ モチ２クロッッ再同期信号生次回路 ″３Ｆ　１３　口 返信ソ０．７クパルスｉ歳回Ｊ斉 第１４８

Claims (1)

1. 【特許請求の範囲】 通信制御装置の回線走査手段と該通信制御装置に接続さ
   れたユーザとの間でデータビット及び制御ビットを交換
   するために前記通信制御装置の回線走査手段に接続され
   るインターフェース装置であって、 多重化手段を介して前記回線走査手段をユーザに接続す
   るリンクを含み、 該リンクを介して前記データビット及び制御ビットが同
   期式フレームによって交換され、該同期式フレームにお
   いては各ユーザごとに同一構造のスロットが少なくとも
   ２つ割り当てられており、これら少なくとも２つのスロ
   ットがｎビットのデータスロット及びｎビットの制御ス
   ロットであって、 前記ｎビットのデータスロットは通信媒体の速度に応じ
   て変化し得るｘ個の有効ビットを含み、この可変数ｘは
   、データビットに隣接し所定の値にセットされた区切り
   ビットと該区切りビットに隣接し他の所定の値にセット
   された（ｎ−ｘ−１）個のビットとを有する可変区切り
   パターンによって指定され、 前記ｎビットの制御スロットにおいては前記データスロ
   ットがｎ個の有効ビットを有する場合（ｘ＝ｎの場合）
   は最初のビットが大域妥当性検査ビットとして使用され
   、該最初のビットはｘ＝ｎのとき所定の値にセットされ
   ｘ＝ｎでないとき他の所定の値にセットされ、残りの（
   ｎ−１）個のビットは制御情報を交換するのに使用され
   ることを特徴とするインターフェース装置。