JPH0440903B2 - - Google Patents

Description

【発明の詳細な説明】 本発明を以下の順序で説明する。

Ａ 産業上の利用分野 Ｂ 従来技術およびその問題点 Ｃ 問題点を解決するための手段 Ｄ 実施例 D1 通信制御装置（第１図） D2 回線アダプタ（第２図） D3 多重化装置（第７図） D4 LICの受信部分（第８図） D5 LICの送信部分（第１０図） D6 走査／再生機構（第１２図） D7 TI回線インターフエース回路の送受信部
分（第１５図及び第１６図） Ｅ 発明の効果 Ａ 産業上の利用分野 本発明は、通信制御装置をあらゆる種類の物理
的または論理的接続機構に接続できるようにする
ための、通信制御装置の回線走査器用多重インタ
ーフエースに関するものである。

Ｂ 従来技術およびその問題点 現在、通信制御装置は、モデムなどの物理的接
続機構や、V24，V35，Bell303，X21などのネツ
トワーク標準データ・インターフエース、あるい
は時分割多重リンク（T1、CEPT（欧州郵便通信
会議）１次マルチプレツクス、統合サービス・デ
ジタル・ネツトワーク（ISDN）基本アクセス、
ISDN拡張アクセス）などの論理接続機構、また
はPBXインターフエースに接続できる。

欧州特許出願EU−Ａ第0077863号には、通信制
御装置用の回線アダプタが記載されている。この
回線アダプタには、欠点が１つある。

このアダプタは、極めて大きなサイズの回線コ
ネクタを介して複数のユーザに接続しなければな
らないため、互いに離れてしまい、したがつてそ
れらを中央制御装置に接続するバスが長くなり、
そのためバス上の遷移遅延が長くなつて通信制御
装置の性能が低下する。

しかも、かかる回線アダプタは、256キロビツ
ト／秒より速い速度のユーザ回線を収容すること
ができない。

Ｃ 問題点を解決するための手段 本発明の目的は、通信制御装置をどんな種類の
ユーザにも接続できるようにすることである。

本発明の他の目的は、通信制御装置の性能を向
上させることができる、かかる多重インターフエ
ースを提供することである。

本発明にもとづく多重インターフエースは、回
線走査手段と通信制御装置に接続されたユーザと
の間でデータ・ビツト及び制御ビツトを交換する
ために、通信制御装置の走査手段に接続される。

このインターフエースは、多重化手段を介して
回線走査手段をユーザに接続する送受信同期多重
リンクを含んでおり、データ・ビツト及び制御ビ
ツトは、この送受信多重リンクを介して同期フレ
ームによつて交換される。このフレーム中では各
ユーザザに少くとも２つのスロツトが割に当てら
れ、２つのスロツトはあらゆる種類のユーザにつ
いて同一構造であり、下記のものからなる。

すなわち、データ・スロツトに割り当てられた
ユーザ情報伝送媒体（回線または多重リンクの伝
送速度に応じて可変数ｘ個の有効ビツトを含み、
前記可変数がそのデータ・ビツトに隣接し第１の
２進値(1)にセツトされた区切りビツト、および該
区切りビツトに隣接し第２の２進値（０）にセツ
トされた（ｎ−ｘ−１）個のビツトからなる、可
変区切りパターンによつて指示されるｎビツトの
データ・スロツトと１データ・スロツトがｎ個の
有効ビツトを含む場合（ｘ＝ｎ）に第１のビツト
が大域妥当性検査ビツトとして使われ、このビツ
トは、データ・スロツトがｎ個の有効ビツトを含
むとき第１の２進値(1)にセツトされ、ｎ個未満の
有効ビツトしか含まない場合は第２の２進値
（０）にセツトされ、他のｎ−１個のビツトは制
御情報を交換するために使われる、ｎビツトの制
御スロツトである。

Ｄ 実施例 D1 通信制御装置（第１図） 通信制御装置は、第１図に概略的に示すよう
に、一方で回線アダプタを介して通信回線に、及
び他方でチヤネル・アダプタを介してCPUに接
続された中央制御装置CCUを有している。

この様子は1981年10月28日付の欧州特許出願第
81430037.2号（公告第0077863号）にも記載され
ている。回線アダプタは、循環走査装置、ならび
にこの走査装置で制御される各種回線を介して受
け取られるデータまたはそこから送られるデータ
を有するランダム・アクセス記憶装置アセンブリ
を用いて、少くとも１本のユーザ回線を受けも
つ。

D2 回線アダプタ（第２図） 本発明にもとづく回線アダプタを、第２図に概
略的に示す。このアダプタは、回線走査手段１を
含んでいる。この走査手段は、その出力部に全２
重リンク３が設けられている点以外は、上記の特
許出願に記載される如き回線走査手段に類似する
ものである。このアダプタに接続されている各ユ
ーザに、１個または複数個のスロツトが割り当て
られ、このスロツトによつておいて同期リンク３
を介して回線ユーザ間でデータ・ビツト及び制御
ビツトが交換される。１つのアダプタに接続され
ている各ユーザに割り当てられたスロツトの列が
フレームである。

リンク３（以下、送信及び受信の区別が必要な
ときはそれぞれ３−Ｔ及び３−Ｒと記す）は、多
重化装置５に接続されている。多重化装置５は、
回線走査手段１から受け取つたビツトから、線７
上にフレーム同期信号及び線９上にビツト・クロ
ツク信号を送出し、送信リンク３−Ｔからのデー
タ・ビツト及び制御ビツトを、線１３を介して回
線インターフエース回路LIC１１に送る。LIC回
路は８個あるものと仮定し、１１−１ないし１１
−８の番号をつけてある。これを使つて、最大２
メガビツト／秒の１本の回線から、最大64Kビツ
ト／秒の32本の物理チヤネルまたは論理チヤネル
３２まで接続することが可能。回線インターフエ
ース回路１１を介してユーザから受け取つたビツ
トは、多重化装置５に送られ、そこから受信リン
ク３−Ｒを介して回線走査手段１に送られる。

直列リンク３が設けられているおかげで、回線
インターフエース回路１１は別個のアクテイブ・
テール・ゲート部１７において通信制御装置とは
分離することができる。このように、リンク３へ
の接続が１本しかないことにより、回線アダプタ
を互いに接近させることができるので、アダプタ
をCCUに接続するバスにおける遷移遅延が著し
く減少する。

本実施例によれば、リンク・オフアリングまた
はリンク・スロツトと呼ばれる基本エンテイテイ
を使つて、いくつかの種類の情報（データ情報及
び制御情報）を運ぶことができる。第３図ないし
第６図に示す如きこれらのエンテイテイの構造
は、コストの点で使いやすくかつスループツトの
点で各種の接続機構に使えるように決められる。
所与の接続機構について、回線インターフエース
回路は、リンク・エンテイテイをこの特定の接続
機構インターフエースに合う情報に、またその逆
に変換する役割をもつている。変換オペレーシヨ
ンの量は最小限でなければならない。エンテイテ
イの構造は、最適リンク帯域幅や標準リンク構造
との互換性などの外部条件ではなく、コストと性
能機械要件によつて決まる。

リンクは、次の３種の情報を運ばなければなら
ない。

データ・ビツト及びサービス・ビツト 外部インターフエース制御ビツト（インおよび
アウト） LIC／多重化内部制御ビツト データ・ビツトおよびサービス・ビツトを交換
する際の基本原理は、LIC１１にビツト刻時の責
任を負わせることである。このサービス情報は、
接続機構から供給されるクロツク信号またはLIC
１１が内部的に生成するクロツク信号から導出さ
れる。これを使うと、回線走査手段は低速接続機
構の各種の刻時形式を扱うことから解放される。
アクテイブ・テール・ゲート部１７と回線走査手
段１の間の有効データ・ビツトは、下記に述べる
ような既知の技術にもとづいて、別のやり方でも
交換できる。

有効データ・ビツトを、ある種のフラグで区切
つて、ブロツクに分けることができる。この方法
は、ATTが提唱したいわゆるデジタル多重イン
ターフエースDMI（“デジタル多重インターフエ
ース仕様、ATT情報システムズ”（Digital
Multiplet Interface Specification，AT＆Ｔ
Information Systems）、1984年３月５日に記載）
で使用されており、ブロツクはHDLCフレームと
類似している。これを使うと、非常に広範囲の接
続機構が収容できるが、アクテイブ・テール・ゲ
ート部及び回線走査手段の両側でバツフア能力及
びブロツク処理の観点からいうと非常にコストが
かかる。

データは、サービス・ビツトによつて個別に妥
当性検査ができる。サービス受信RSビツト及び
要求送信TRビツトは、LICで生成できる。これ
により、各リンク・スロツト毎の構造は以下のよ
うになる。

Ｒ RS TR（インバウンド、アクテイブ・テー
ル・ゲート部→走査手段）Ｔ（（アウトバウンド、
走査手段→アクテイブ・テール・ゲート部） Ｒはデータ受信ビツト、Ｔはデータ送信ビツト
である。RS＝１は、現Ｒビツトが有効であり、
回線走査手段に取り上げられなければならないこ
とを意味する。RS＝０は、現リンク・スロツト
がどんな妥当データ・ビツトも運ばないことを意
味する。

TR＝１は、アクテイブ・テール・ゲート部が
新しいデータ・ビツトを要求していることを意味
する。このチヤネルに関する次のスロツトのＴデ
ータ・ビツトは、有効なデータ送信ビツトを含む
ことになる。回線走査手段は、アンダーラン状態
を避けるため、アクテイブ・テール・ゲート部の
次の要求の前に、アクテイブ・テール・ゲート部
が要求するビツトを供給しなければならない。こ
のように、アクテイブ・テール・ゲート部は新し
いビツトを要求するたびに送信ビツトを系統的に
考慮に入れることができるのでＴビツトの妥当性
検査の必要がなくなる。TR＝０は、アクテイ
ブ・テール・ゲート部がどんなデータ・ビツトも
要求していないことを意味する。

単一ビツトの転送にもとづくかかるスロツト機
構を使うと、スロツト・ビツトＲ、TR、RSと有
効データ・ビツトの比が３になる。そうすると、
リンク上でのデータ速度が速すぎることになるの
で、高速接続機構には受け入れられない。

バイト・スロツト構造では、必要なオーバーヘ
ツドは少なくてすむが、現スロツト中で０から５
までいくつのデータ・ビツトが有効であるかを示
すことが必要になつてくる。そのため、８ビツト
のうちの３ビツトが系統的に浪費され、スロツト
速度が64Kbpsの場合、最大使用速度が40Kbpsに
制限されることになる。

Digital Equipment Corp（DEC）社と
Northern Telecom Inc（NT）社によつて開発
され、“データ送気用の機能強化μ−ロウ・イン
ターフエース（CPI）に関するPBXシステムズの
提案（PBX Systems Propsal for an
enhanced、μ−low Interface for the
transmission of data（CPI）”Digital
Equipment Corp.（DEC）、Northern Telecom
Inc（NT）、1984年３月、に記載されているコン
ピユータPBX間−インターフエースCPI仕様によ
れば、１つの文字を形成する所定数のデータ・ビ
ツトは64Kbpsでリンク・スロツト中を運ぶこと
ができる状態になる前にバツフアすることができ
る。このことは、スロツト当り１ビツトを使つて
空スロツトと有効ビツト・スロツトとを区別する
必要があることを意味する。したがつて、最大可
能速度は56Kbpsに制限され、各チヤネル毎にデ
ータのバツフアリングが必要である。しかも、こ
の種のデータ転送では、大きな遅延ひずみを受け
る。

この欠点を克服するため、本実施例では、動的
可変データ区切りパターンを利用して、データ・
ビツトを下記のようにして各リンク中を転送でき
るようにする。

スロツト・ビツト位置 01234567 有効ビツトなし 00000001 有効ビツト１個 0000001× 有効ビツト２個 000001×× 有効ビツト３個 00001××× 有効ビツト４個 0001×××× 有効ビツト５個 001××××× 有効ビツト６個 01×××××× 有効ビツト７個 １××××××× 有効データ・ビツトの前にある構成０…01は、
可変区切りパターンまたは可変区切り文字と呼ば
れる。すなわち、回線走査手段は、次のようにし
て１つのスロツト中で受け取る有効データ・ビツ
トの数を知る。最初のビツト（位置０）を分析す
る。それが１であれば、その後のビツトが有効デ
ータ・ビツトとみなされる。最初のビツトが０で
あれば、次のビツト（位置２）を分析する。それ
が１であれば、その後のビツトが有効データ・ビ
ツトとみなされる。そうでなければ、次のビツト
（位置３）を分析し、以下同様である。反転構成
１…10をもつデータ区切り文字も、同じ特性をも
つ。

有効ビツトが８個の場合、後で説明するように
大域妥当性検査ビツトが必要である。

64Kbpsまでの物理チヤネルの場合、各物理回
線毎にリンク３上にデータ・スロツト及び制御ス
ロツトである２個の64Kbpsスロツトが必要であ
る。各ユーザは、定期的時間間隔で２スロツト周
期のスロツトをもち、データ・スロツトがユーザ
に提供されると、使用可能データ・ビツトで充填
され、区切りビツト０…01の位置で有効ビツト数
が示される。

制御スロツト中の大部分のビツトについては後
で説明するが、大域妥当性検査ビツトないしＧビ
ツトと呼ばれる１つのビツトは、データ・スロツ
ト全体が有効（Ｇ＝１）か否（Ｇ＝０）かを示
す。第３−Ａ図、第３−Ｂ図、第３−Ｃ図は、そ
れぞれ３ビツト交換、７ビツト交換、８ビツト交
換の場合の制御スロツトおよびデータ・スロツト
中のＧビツトの様を表す。かかる構造では、
64Kbpsまたはそれ以下の32個のユーザが64Kbps
のスロツト64個を使用する。

論理チヤネルは、LIC回路に接続された外部多
重リンクに多重化された64Kbpsのデジタル・ス
ロツトにもとづいている。

64Kbpsのクリア・チヤネルの場合、外部制御
情報をチヤネル方式で運ぶ必要はない。第４−Ａ
図に、この場合のリンク・スロツトの構造を示
す。大域妥当性検査ビツトＧ＝１は制御スロツト
中に永続的に設けられている。この制御ビツト
は、内部制御情報または診断情報の交換にも使用
できる。この情報は、後で第６−Ａ図および第６
−Ｂ図に関して説明するように、コード化され
る。

データは外部多重リンクおよびリンク３を介し
てバイトによつて交換されることに留意された
い。

第４−Ｂ図は、56Kbpsのクリア・チヤネルの
場合のデータ・スロツトを示したものである。大
域妥当性検査ビツトＧ＝０が制御スロツト中に永
続的に設けられ、データ・スロツト中には有効ビ
ツトが７個ある。かかる構造では、56Kbpsの論
理的な32個のユーザが64Kbpsのスロツト64個を
使用する。

第４−Ｃ図は、64Kbpsのスロツトでモデム、
端末装置、ネツトワーク・インターフエースにお
いて運ばれるデータ・ビツト及び制御ビツトを示
したものである。かかる24Kbpsまでの低速の接
続機構では、同じ^*リンク・スロツトを使つて、
データ情報と制御情報を交互に運ぶ。すなわち、
所与のチヤネルに対してスロツトが１つ置きに関
連づけられる。スロツトにおける最初のビツト
で、データ情報（最初のビツト＝０）と制御制御
（最初のビツト＝１）とを区別する。可変妥当性
検査区切り文字はデータ・スロツト中で使用され
る。第４−Ｃ図に示した例は、６ビツトの有効エ
ンテイテイに対応する。この図は、２つの連続す
るスロツトが使用され１にセツトされたＧビツト
によつて制御スロツトの識別がなされるような一
般的な場合と同様にデータ・スロツトと制御スロ
ツトとが同じ構造をもつことを示している。かか
る構造では、224Kbpsまたはそれ以下の64個のユ
ーザが64Kbpsのスロツト64個を使用する（通常
の19.2Kbpsのユーザもこれに含まれる。） 各チヤネル毎に、リンク３−Ｒ上の受信ストリ
ームは、第５−Ａ図のようになる。第５−Ａ図に
は、データ転送に必要な情報だけを表してある。

Ｇは大域妥当性検査ビツトである。

Ｇ＝０：データ・スロツト中の可変妥当性検査
区切り文字をチエツクすること Ｇ＝１：データ・スロツトの８つのビツトが有
効 TR（送信要求）は、新しいデータ・スロツト
を要求するため、アクテイブ・テール・ゲート部
１７の送信レツグによつてセツトされる。

TR＝１：要求された送信データ・スロツト TR＝０：要求なし Ｖビツトは、可変区切り文字を構成する。

Ｘビツトは、有効データ・ビツトである。

各チヤネル毎に、リンク３−Ｔ上の送信ストリ
ームは第５−Ｂ図のようになる。Ｇ、Ｖ、Ｘは受
信ストリームの場合と同じ意味である。送信すべ
き有効ビツトの最大数（Ｘビツト）は、回線イン
ターフエース回路に接続されたユーザのタイプに
応じて、初期設定時に回線走査手段に知らされ
る。

制御スロツト中の残りの６ビツトは、連続的に
提供されるか又は回線走査手段１によつて個別的
に要求される内部制御情報、および内部制御情報
よりも高い速度で交換しなければならない外部イ
ンターフエース制御情報、とくにエラー指示情報
及びパリテイ指示情報を運ぶために使われる。

受信ストリーム及び送信ストリーム用の制御ス
ロツトの構造を、第６−Ａ図および第６−Ｂ図に
それぞれ示す。

ビツトＮは、制御スロツトに番号をつけるため
のものである。

Ｉは内部制御ビツトとして使用される。

Ｅは外部制御ビツトとして使用される。

所与の物理チヤネルまたは論理チヤネルに１つ
または複数のリンクが割り振られると、リンク帯
域幅のこのチヤネルに関する部分（すなわちこの
チヤネルに割り振られたスロツトと、スロツト合
計数との比）を、リンク・サブチヤネルと呼ぶこ
とにする。

ビツトＮにより、モジユールｎフレーム機構が
可能となる。リンク・サブチヤネル当り１つのビ
ツトＮがあり、８つの送信制御スロツトのうちの
１つでビツトＮがオンになると、ビツトＩ上にア
クテイブ・テール・ゲート部１７の資源（通常は
レジスタ）のアドレスを与えることができる。こ
のアドレスは、このチヤネルに関する次の受信制
御スロツト上で読み取られる。この場合、このア
ドレスはスロツト当り１ビツトの速度で送られ、
アドレスされたレジスタの内容が同様にスロツト
当り１ビツトの速度で与えられ、また８つの受信
制御スロツトのうちの１つでビツトＮがオンにな
る。

同様にして、16個の送信制御スロツトのうちの
１つでビツトＮがオンになると、送信制御スロツ
トのビツトＩの最初の８つの値が、ロードすべき
アクテイブ・テール・ゲート部１７の資源のアド
レスを与え、次の８つの値が、その資源にロード
されるパターンを与える。

同様に、64個の送受信制御スロツトのうちの１
つでこのビツトがオンになると、それぞれ８ビツ
トのアクテイブ・テール・ゲート部１７の資源が
スロツト当り１ビツトの速度で永続的に８個読み
書きできる。この８個の資源のアドレスは、暗黙
に知られていると仮定されている。

ユーザがモデムを介して回線インターフエース
回路に接続されると、ビツトＮによつて、モデ
ム・イン情報またはモデム・アウト情報（すなわ
ち所与のリンク・サブチヤネルの２つの制御スロ
ツトにおけるV.24インターフエース用の６ビツ
トおよび（ビツトＥに一時に置かれる４ビツト）
を供給することができる。

同様に、エラー分離に関して、ビツトＮは、デ
ータ・ビツトまたは制御ビツトにもとづいて計算
されたパリテイ・ビツトないしCRC（循環冗長検
査）のビツトをビツトＩで運ぶことを指示するこ
とができる。

たとえば、1024個のデータ・ビツトにもとづい
て計算されたCRCパターンを、所与のリンク・
サブチヤネルの16個のスロツトで運ぶことができ
る。

D3 多重化装置（第７図） 第７図は、多重化装置５の構成を示す図であ
る。多重化装置５は、第３図ないし第６図に関し
て説明した構成のリンク・エンテイテイを運ぶた
めのインターフエース多重送受信リンク３−Ｔ及
び３−Ｒを介して回線走査手段１に接続されてい
る。回線走査手段１に接続されているユーザに関
するエンテイテイ（制御スロツト及びデータ・ス
ロツト）でフレームが構成される。ビツトクロツ
ク再生用の位相固定発振器PLO３０は、送信直
列リンク３−Ｔから送られてくるビツト・ストリ
ームを受け取つて、その周波数がたとえばリンク
３−Ｔ上のビツト周波数の２倍である信号を線９
上に与える。ビツト周波数を4.096メガヘルツと
仮定すれば、PLO出力信号の周波数は8.192メガ
ヘルツである。このようにしたのは、マンチエス
タ・コード化ビツトが回線走査手段で処理される
こと、及びそのマンチエスタ・コードが１ビツト
期間中に真のビツト値とその補数を供給するもの
であることによる。

フレーム同期検出回路３２は、リンク３−Ｔ上
のビツト・ストリームおよびPLO３０の出力か
らフレーム同期信号を線７に送出する。送信リン
ク３−Ｔから線１３上を介して回線インターフエ
ース回路１１に送られるビツト・ストリームは、
マンチエスタ・デコード回路３４でデコードさ
れ、ドライバ３６を介して線１３に送出される。

回線走査手段が、たとえばT1タイプの多重回
線以外の物理的または論理的ユーザ回線に接続さ
れる場合は回線インターフエース回路の送信部分
と受信部分で同じ同期信号が使われるので、スイ
ツチSW１とSW２は閉成される。回線走査手段
がT1多重回線に接続されると、これらのスイツ
チは開放され、普通は開放されているスイツチ
SW３とSW４が閉成され、回線インターフエー
ス回路は、線９−Ｒ上にLIC PLO信号を、また
線７−Ｒ上にフレーム同期信号を送出する。これ
によつて、T1線上のチヤネルと多重リンク３上
の２スロツト周期の間に完全な同期が成立する。
このことについては、あとで第１５図と第１６図
を参照しながら説明する。

ビツト・ストリームは、回線インターフエース
回線１１から線１５を介して、受信装置３８が受
け取り、マンチエスタ・コード化回路３９中でコ
ード化されて、リンク３−Ｒ上に供給される。フ
レーム同期生成回路４０は、複数のユーザに割り
当てられたスロツトが回線走査手段１中で検索で
きるように、マンチエスタ・コード違反を遂行し
てフレーム同期情報を回線走査手段１に送る。ス
イツチSW１が閉成されているとき、フレーム同
期生成回路４０は、PLO３０からPLO出力信号
を受け取る。スイツチSW１が開放でスイツチ
SW３とSW４が閉成されているとき、線７−Ｒ
上のフレーム同期受信信号及び線９−Ｒ上のLIC
PLO出力信号によつて、回路４０が動作する。
ラツプ回路４２を使つて、リンク３の折返し試験
を行うことができる。この試験は、送信リンクを
受信リンクに接続して行われる。

多重化装置５は、内部レジスタ４４を含んでい
る。回線走査手段１は、デコード回路３４の出力
である書き込み線WRを介してこの内部レジスタ
４４中にＩビツトを書き込むことができる。これ
らのＩビツトは、多重化装置５に割り当てられた
制御スロツト中に配置される。

レジスタ４４の内容は、マンチエスタ・コード
化回路３９の入力である線RDを介して回線走査
手段１によつて読み取られる。

レジスタ４４は、PLO３０の出力信号の制御
下で、リンク・クロツク速度でシフトされる。こ
のリンク・クロツク速度は、スイツチSW２が閉
成されているとき、PLO３０から導出されるも
のである。回線走査手段１が多重線T1に接続さ
れている場合、このスイツチが開放状態のとき、
線９上のPLO出力信号の制御下でレジスタ４４
中にデータが書き込まれ、線９−Ｒ上のLIC
PLO出力信号の制御下で読み取られる。

この多重化装置は、回線インターフエース回路
１１と回線走査手段１の間でインターフエースを
行う機能しかもたないので、これ以上の説明を要
しない。このインターフエース機能とは、回線イ
ンターフエース回路から制御スロツト及びデー
タ・スロツトを受け取つて、これよりフレーム列
を組み立てて回線走査手段１に送ること、及びこ
れらのフレーム列を、線１３を介して回線インタ
ーフエースに送ることである。

D44 LICの受信部分（第８図） 次に、第８図を参照しながら、モデムを介して
物理的ユーザに接続されている回線インターフエ
ース回路の受信部分について説明する。論理的ユ
ーザに接続されている回線インターフエース回路
中では、データ入力手段は異なつている。別のタ
イプの回線インターフエース回線については後で
説明する。

各回線インターフエース回路１１の受信部分の
機能は、それに接続されている回線ユーザより受
け取つたビツトから、第５−Ａ図および第６−Ａ
図に示す構成をもつエンテイテイを生成すること
である。

回線インターフエース・アドレス信号Ａ０，Ａ
１，Ａ２および線５１上のLICタイプ信号が、ス
ロツト・デコーダ５０に与えられる。第８図で
は、回線インターフエース回路が４つの物理的回
線ユーザに接続されていることをLICタイプ信号
が示しているものと仮定している。スロツト・デ
コーダは、４本の出力線５２−１ないし５２−４
を備えている。これらの各出力線上の信号は、回
線インターフエース回路に接続されている１個の
ユーザに割り当てられたデータ・スロツト及び制
御スロツトを含む期間中、活動状態にある。たと
えば、回線インターフエース回路に４個のユーザ
が接続されていると仮定すると、出力線５２−１
上の信号は、回線１のユーザに割り当てられた期
間中活動状態にあり、出力線５２−２上の信号
は、回線２のユーザに割り当てられた期間中活動
状態にある（以下同様）。

回路５４は、多重化装置からの出力線９からの
信号によつて活動化されるフリツプ・フロツプ回
路５６、バイト・カウンタ５８、およびスロツ
ト・カウンタ６０を含んでいる。回路５６は、第
９図のタイミング図においてＦで示されている
PLO出力信号から、Ｃで示されているようなビ
ツト・クロツク周波数のパルスを与える。バイ
ト・カウンタ５８は、スロツトの持続期間に対応
する８ビツトの周期をカウントする。スロツト
は、カウンタ６０でカウントされる。カウンタ６
０は、線７上のフレーム同期信号によつてリセツ
トされる。８個の回線インターフエース回路１１
−１ないし１１−８があつて各回線インターフエ
ース回路が４個のユーザに接続できる場合、１フ
レーム内には64個のスロツト、すなわちデータ・
スロツト32個及び制御スロツト32個がある。した
がつて、カウンタ６０は、６４までカウントす
る。

スロツト・カウンタ６０の出力６２は、比較回
路６４中で、デコーダ５０でデコードされたスロ
ツト番号と比較される。比較回路６４は、４つの
出力６６−１ないし６６−４をもち、それらの出
力は、直列リンク３−Ｒ上で回線インターフエー
ス回路に接続された回線ユーザ１、２、３、４に
割り当てられた（データ・スロツトと制御スロツ
トを含む）期間中活動状態にある。

モデムからのデータは受信装置６８で受け取ら
れ、モデム・インターフエースによつて生成され
るモデム・クロツク信号（第９図にＡで示すも
の）は受信装置７０を介してＤラツチ７２のクロ
ツクCK入力部に送られる。ビツトで構成された
データは、受信装置６８を介して１ビツト・バツ
フアとして働くＤラツチ７２のＤ入力部に送られ
る。

競合論理７４が、第９図にＨ，Ｊ，Ｏで示す３
種のクロツク信号を生成する。これらの信号は、
線６６−１上の回線１スロツト時間信号及びモデ
ム受信クロツクＢから導かれる。回線１スロツト
時間信号は、回線ユーザ１に割り当てられた期間
中活動状態にある。

この論理７４の目的は、モデムから受け取つた
データ・ビツトを回線ユーザに割り振られたデー
タ・スロツト時間と同期させて、受信ビツトが失
われるのを防止することである。データ・ビツト
が失われないように、かかる防止は、モデム・ク
ロツク受信信号とその回線に割り振られたデー
タ・スロツト時間の競合を処理することによつて
行う。

３個のレジスタ７６，７８，８０が設けられて
いる。シフト・レジスタ７６はデータ・スロツト
直列化装置である。これは、シフト入力線８２上
に与えられる、第９図に示す直列化クロツクＤに
よつてシフトされる。直列化クロツクＤは、ゲー
ト回路８４によつて、リンク・ビツト・クロツク
Ｃと回線１スロツト時間信号Ｂから生成される。
ゲート回路は、回線スロツト時間の始めに発生す
る最初のビツト・クロツク・パルスが、レジスタ
７６のシフト入力部に印加されるのを防止する。
この時間の間に、競合論理７４の出力部８６でク
ロツク１(H)が活動状態のとき、非直列化レジスタ
７８の内容がバス８８を介して直列化レジスタ７
６にロードされる。

このとき、競合論理７４の出力線９０上でクロ
ツク２(J)が活動状態になると、レジスタ８０に記
憶されている可変妥当性検査パターン100000000
が非直列化レジスタ７８にロードされる。非直列
化レジスタ７８は、９ビツトのシフト・レジスタ
である。１ビツト・バツフア・ラツチ７２から与
えられる受信データ・ビツトは、競合論理７４の
出力線９４上に生成されるモデム・クロツク受信
再同期クロツク３（０）の制御下で、入力部９２
を介してこのレジスタ７８に入力される。このク
ロツクは、ラツチ７２に記憶されているデータ・
ビツトをレジスタ７８に入力させ、また可変区切
りパターンをレジスタ７８中で右にシフトさせ
る。

かくして、回線スロツト時間信号がハイになる
とき、次の３つのステツプが実施される。

−非直列化装置７８の内容を直列化装置７６にロ
ードする。

−可変データ区切り文字を非直列化装置７８にロ
ードする。

−新しいビツトがあれば、再同期モデム・クロツ
ク３を使つて、それをモデムからデータ非直列
化装置に入れる。

そうして、次のアクテイブ回線スロツト時間信
号までに受け取られたデータ・ビツトがデータ非
直列化装置７８に入力される。したがつて次の回
線スロツト時間信号がアクテイブになるとき、デ
ータ非直列化装置はモデム伝送速度に依存し、可
変区切りパターンの位置によつて決まるいくつか
の有効ビツトを含んでいる。

このとき、上記の３つのステツプが再開され
る。

直列化装置７６中のデータ・ビツトは、線８２
上の直列化クロツクＤの制御下で右にシフトす
る。

レジスタ７８中に８つの有効データ・ビツトが
あつた場合、可変区切りパターンのビツト１は、
レジスタ７８の一番右の位置にシフトして、デー
タ・スロツト及びこれに関連する制御スロツト中
で大域妥当性検査ビツトとして使われるはずであ
る。

次に制御スロツトの組み立て方について説明す
る。

モデム制御線は、モデム・データ線に関連づけ
られている。バス１００として概略的に表される
通常６本の制御線がある。この６本の線上の制御
ビツトは、レジスタ１０２及び１０４に記憶さ
れ、制御スロツトのビツトＥの位置に入れられる
（第６−Ａ図参照）。制御スロツト当り４個のビツ
トＥしか使用できないので、６個の制御ビツトを
送るのに２個のフレームを使う。たとえば４個の
ビツトを奇数番号のフレームで送り、２個のビツ
トを偶数番号のフレームの間に送る。

奇／偶フレーム・カウンタ１０６は、線６６−
１上の回線１スロツト時間信号によつて制御さ
れ、レジスタ１０２中の４個の制御ビツトの内容
を奇数番号のフレームの制御スロツト時間中に制
御スロツト直列化レジスタ１０８にロードさせ、
残り２個の制御ビツトを偶数番号の制御スロツト
時間中に直列化レジスタ１０８に送らせるための
ものである。

制御ビツトＧ、TR、ＮおよびＩは、レジスタ
１１０を介して制御スロツト直列化装置１０８に
与えられる。Ｇビツトは、レジスタ１１０の一番
左の位置で、レジスタ７８の一番右の位置Ｒに記
憶されている値にセツトされる。すなわち、レジ
スタ７８中の有効データ・ビツト数が８より小さ
い場合、この位置に０が記憶され、したがつてレ
ジスタ１１０中のＧビツトは０にセツトされる。

非直列化ビツト７８中に８個の有効データ・ビ
ツトがある場合、可変妥当性検査パターンの一番
左のビツト(1)が、レジスタ７８のＲ位置に記憶さ
れ、Ｇビツトとして１がレジスタ１１０に記憶さ
れる。

TRビツトは、線１１４を経て回線インターフ
エース回路の送信部分からセツトされる。

ビツトＩは、回線インターフエース制御内部レ
ジスタ１１２から充填される。８ビツトの内部レ
ジスタが８個あると仮定すると、これらのレジス
タの内容を回線ユーザに割り当てられた制御スロ
ツトに一時に１ビツトずつ入れるには、フレーム
が64個必要である。内容レジスタの内容は、線６
６−１上の回線１スロツト時間信号の制御下で、
レジスタ１１０のＩ位置にシフトされる。

フレーム・カウンタ１１５は、線７上のフレー
ム同期信号からのフレーム数をカウントして、線
１１６を介して64個のフレームすべてでビツトＮ
を０にセツトさせる。これにより、内部レジスタ
の内容の送信の始めと終りを決定することができ
る。

内部レジスタは、走査・再生機構を介してロー
ドされる。この走査・再生機構については、後で
第１２図を参照しながら説明する。

レジスタ１１０の内容は、回線１に割り当てら
れた時間周期の始めに、スロツト回線１時間線６
６−１上の信号の制御下で、線８６上のクロツク
１(H)信号によつて、制御スロツト直列化シフト・
レジスタ１０８にロードされる。

データ・スロツト直列化レジスタ７６および制
御スロツト直列化レジスタ１０８は、直列に接続
されており、線８２上の直列化クロツク信号(D)の
制御下でシフトされる。このクロツク信号は、レ
ジスタがロードされている間、非活動状態にあ
る。

直列制御ビツト及び直列データビツトを供給す
る出力１１８は、回線インターフエース回路の出
力部１５にゲートされ、ANDゲート１２０を介
して多重化装置５に送られる。このANDゲート
１２０は、線６６−１上の信号によつて条件づけ
られる。

回線インターフエース回路には、各入力回線ユ
ーザに対して同様の構成である。ただし、回路５
４，６４，５０は回線インターフエース回路に接
続されるユーザによつて共用される。

複数の回線インターフエース回路に接続された
各ユーザの受信配置のANDゲート１２０の出力
は、ORされて、割り当てられた時間間隔中に、
回線インターフエース回路に接続されたユーザか
らのデータ・ビツト及び制御ビツトを多重化装置
５に与える。

D5 LICの送信部分（第１０図） 次に第１０図と第１１図を参照しながら、回線
インターフエース回路の送信部分について説明す
る。これらの図は、データ・ビツト及び制御ビツ
トを多重化装置５からユーザに送るのに必要な回
路と、それに対応するタイミング図を示したもの
である。この送信部分は、受信部分と同じ回線ス
ロツト時間信号を使用する。

ユーザに割り当てられた時間スロツト期間中
に、ドライバ２０４を介して線２０２上のユー
ザ・モデムにデータ・ビツトを送る直列化シフ
ト・レジスタ２００には、線１３を介して多重化
装置５から送られてくるデータ・ビツトがロード
される。多重化装置５からの線１３上を介するデ
ータ・ビツト及び制御ビツトは、ビツト・クロツ
ク速度（第９図のＣ）で、データおよび制御スロ
ツト・ビツト非直列化装置２０６に与えられる。

第１１図に示すように、モデム送信クロツクＰ
から送信クロツク・パルスＲ（第１４図）が生成
される。このクロツクＲは、モデム送信クロツク
Ｐの立上りの後、PLOによつて供給される次の
パルスの間活動状態にある。これは、単一パルス
生成回路２０８によつて生成される。単一パルス
生成回路２０８は、受信装置２１０を介してモデ
ム送信クロツクＰを受け取り、またPLO出力信
号Ｑを受け取る。回路２１０については、第１４
図と共に後で説明する。

回線スロツト時間信号の終りに、レジスタ２０
６中のデータ・ビツト及びＧビツトがデータ・レ
ジスタ２１２にロードされる。ロード・パルスは
ANDゲー２１４から与えられるもので、線１１
４上にアクテイブな送信要求があるときスロツト
時間の終りに活動状態になる。

データ・レジスタ２１２の内容は、線２３２上
のロード・パルスＵ（第１１図）の制御下で、９
ビツトの直列化装置２００にロードされる。

直列化装置の内容は、一度ロードされると、
ANDゲート２１６を介してシフト入力に供給さ
れる送信パルスＱの速度で右にシフトされる。右
へシフトされたデータ・ビツトの代りにゼロが入
力される。図では、これは入力線２１８上の０で
概略的に表されている。

最後のビツトが送られたことを合図するため、
比較機構２２０は、直列化装置２００の内容をデ
ータ・スロツトが空であることを示すパターン
00000001と比較する。データ・スロツトの構成が
0001××××（有効ビツトを表す）であると仮定
すると、Ｇビツトは０となる。可変区切り文字に
おいて１が直列化装置の８番目の位置にあると
き、比較機構２２０は、両者が等しいことを検出
する。すなわち、４つのデータ・ビツトが送られ
たことを意味する。データ・スロツト中に８個の
有効データ・ビツトがある場合、Ｇビツトは１と
なり、したがつてＧビツトが直列化装置の８番目
の位置にあるとき、比較機構２２０は、両者が等
しいことを検出する。すなわち、８個のデータ・
ビツトが送られたことを意味する。

出力線２２２上の比較機構２２０の出力信号Ｓ
が、Ｄラツチ２２４のＤ入力部に与えられる。こ
のＤラツチ２２４は、そのクロツクCK入力部で
PLO出力信号（線２２６）を受け取る。

ラツチ２２４は、そのＱ出力部に比較機構出力
遅延信号Ｔを与える。信号Ｔは、ANDゲート２
３０の１つの入力部に与えられる。このANDゲ
ート２３０は、その第２の入力部で、線２３４か
らの送信パルスＲを受け取る。すなわち、有効デ
ータ・ビツトが送られたとき、直列化装置２００
はアクテイブ信号Ｕを介してロードされる。

両者が等しいことが検出されないと、ANDゲ
ート２３０は条件付られず、信号Ｕは非活動状態
となる。

ラツチ２２４のＱ出力は、インバータ２３６で
反転され、したがつてANDゲート２１６が条件
付られ、送信パルス信号Ｒが直列化装置２００の
シフト入力部に与えられる。

送信要求ビツトTRは、ラツチ２４０と２４２
によつて生成される。ラツチ２４２は、そのＤ入
力部で１を受け取り、インバータ２４４で反転さ
れた線２３２からロード・パルスを受け取る。換
言すれば、線２３２上のロード・パルス（第１１
図のＵ）の立下りで、すなわちデータ・レジスタ
２１２が直列化装置２００中でロードされたと
き、線１１４上のそのＱ入力部にUPアクテイ
ブ・レベルを与える。したがつて、このときTR
ビツトは活動状態となる。

ANDゲート２１４で検出される次のスロツト
時間の終りに、ロード・データ・レジスタ・パル
スＷがハイレベルになると、PLOパルスの次の
立上りでクリア要求ラツチ２４０がセツトされ
る。ラツチ２４０の補数化出力ＱはＤラツチ２４
２のCLEAR入力に接続され、したがつてこのと
きラツチ２４０はリセツトされ、TRビツトは非
活動状態のローレベルにある。

送信要求TRビツトが、回線インターフエイス
回路の受信部分に送られる。

非直列化レジスタ２０６で非直列化された制御
スロツト中の制御ビツトは、次のようにして処理
される。

スロツト時間の終りに、すなわち回線ユーザに
関係する制御ビツト及びデータ・ビツトがレジス
タ２０６中でアセンブルされるとき、ビツトＧと
ビツトＮがレジスタ２４４にロードされる。ビツ
トＮは、複数のフレーム中に累積され、８ビツト
の非直列化装置２４６ロードされるＩビツト・ス
トリームを区切るのに使われる。

各制御スロツトのビツトＩは、非直列化装置２
４６の入力部に与えられ、非直列化装置２４６の
内容が線２４８上のスロツト時間終了パルスによ
つてシフトされる。非直列化レジスタ２４６の内
容は、内部制御レジスタに供給される。

外部制御ビツトＥは、レジスタ２５０と２５２
にロードされる。最初の４ビツトは、レジスタ２
５０にロードされ、残り２ビツトはレジスタ２５
２にロードされる。線２５８と２６０上のレジス
タ・ロード制御パルスは、ANDゲート２５４及
び２５６によつて与えられる。これらのANDゲ
ートは、その１つの入力部で線２４８からのスロ
ツト時間の終りを受け取り、その第２の入力部
で、それぞれ受信部分に示すカウンタ１０６（第
８図）から送られる奇数フレーム標識と偶数フレ
ーム標識を受け取る。したがつて、レジスタ２５
０は、奇数番号のフレームの間にロードされ、レ
ジスタ２５２は偶数番号のフレームの間にロード
される。

レジスタ２５０及び２５２の内容は、バス２６
２及び２６４を介してモデム・アウト制御線に送
られる。

D6 走査／再生機構（第１２図） 次に第１２図を参照しながら、走査／再生機構
について説明する。

ユーザ当り８個の８ビツト内部レジスタが、回
線インターフエース回路に設けられていると仮定
する。フレーム当り１個のユーザにつき１つのＩ
ビツトだけがこのレジスタ・アセンブリに与えら
れ、したがつてこれらのレジスタをそのユーザに
関係するＩビツトでロードし終えるには、64個の
フレームが必要である。

内部レジスタ３００−１ないし３００−８に
は、非直列化装置２０６及び非直列化装置２４６
より成る受信制御部からビツトＩがバス３０２を
介してロードされる。レジスタ３００−１ないし
３００−８の内容は、バス３０４を介して回線イ
ンターフエース制御回路の受信部の８ビツトの直
列化装置１１２および制御スロツト直列化装置１
０８に転送される。

フレーム・カウンタ３０６が第８図に示すバイ
ト・カウンタ５８の出力部に接続される。これ
は、フレーム・モジユール６３をカウントする。
デコーダ３０８は、カウンタ３０６の出力からそ
の出力線３１０にフレーム０ないし６３の間活動
状態となる信号を生成する。たとえば、線３１０
−０上の信号はフレーム０の間活動状態にあり、
線３１０−９上の信号はフレーム９の間活動状態
にある。

線３１０−０、線３１０−７、線３１０−１
５、…線３１０−５５は、それぞれレジスタ３０
０−１ないし３００−８の読取り入力に接続さ
れ、デコーダ３０８のこれらの出力線上の信号が
活動状態のとき、これらのレジスタの内容がバス
３０４上に送出される。

線３１０−７、線３１０−１５、線３１０−２
３、…線３１０−６３は、レジスタ３００−１な
いし３００−８の書込み入力に接続され、デコー
ダ３０８のこれらの出力線上の信号が活動状態の
とき、非直列化装置２４６の内容が内部レジスタ
３００−１ないし３００−８に転送される。

バイト・カウンタ５８で８ビツトがカウントさ
れる度に、タイミング回路によつて出力線３１４
上にロード・パルスが送出される。これにより、
どの読取り線が活動状態にあるかに応じて、内部
レジスタの１つの内容が直列化装置１１２に送ら
れる。

フレーム０ないしフレーム７の各フレームの間
に、８個のビツトＩが非直列化装置２４６中で累
積される。フレーム７がデコードされると、書込
み線３１０−７が活動状態になり、非直列化装置
２４６の内容がレジスタ３００−１にロードされ
る。レジスタ３００−２ないし３００−８をロー
ドするためのフレーム８ないし１５，１６ないし
２３，２４ないし３１，３２ないし３９，４０な
いし４７，４８ないし５５、および５６ないし６
３についても、線３１０−１５、３００−２３、
３００−３１、３１０−３９、３１０−４７、３
１０−５５、３１０−６３が活動状態のとき、同
じプロセスが行われる。

これらのレジスタ３００−１ないし３００−８
の内容は、線３１０−０、３１０−７、３１０−
１５、３１０−２３、３１０−３１、３１０−３
９、３００−４７および３１０−５５が活動状態
のとき、直列化装置１１２に転送される。

そうして、第８図に関して説明したように、直
列化装置１１２からシフトされたビツトは、回線
インターフエース回路の受信部分の制御スロツト
直列化装置１０８のＩビツト位置に入れられ、多
重化装置に送られる。

フレーム６３がデコーダ３０８でデコードされ
ると、区切りビツトＮは、非直列化装置１０８中
で０にセツトされる。

次に第９図のモデム・クロツク再同期信号Ｏを
生成するための回路について、第１３図を参照し
ながら説明する。

この回路は、２つのＤラツチ４００，４０２お
よびOR回路４０４を含んでいる。ラツチ４００
のＤ入力部４０６にＡ１が与えられ、CK入力部
にデータ・スロツト時間早期信号Ｋが与えられ
る。ラツチ４００が、データ・スロツト時間遅延
信号Ｌによつてリセツトされる。ラツチ４００の
複数化Ｑ出力４０８がOR回路４０４の１つの入
力部に与えられる。OR回路４０４のもう１つの
入力部は、ラツチ４０２のＱ出力９４に接続され
ている。ラツチ４０２のCK入力部はPLO出力線
９に接続され、そのクリア入力部は、受信装置７
０の出力部でモデム・クロツク受信線に接続され
ている（第９図の信号Ａ）。

モデム・クロツク受信信号がハイレベルになる
と、モデム・クロツク禁止ラツチ４００がハイレ
ベルにある場合、PLOパルスの次の立上りで、
モデム・クロツク再同期信号がハイになる。この
モデム・クロツク禁止ラツチ４００は、ロード直
列化信号とＨとの競合が起こる場合に、モデム・
クロツクを遅延させるのに使用される。この場
合、モデム・クロツク禁止ラツチの補数化出力Ｑ
は、データ・スロツト時間早期信号Ｋの立上りで
ローレベルにセツトされ、データ．スロツト時間
遅延信号によつてハイレベルに戻される。モデ
ム・クロツク禁止ラツチ４００の補数化出力がロ
ーレベルにある間、データ・スロツト直列化装置
７６は非直列化装置７８の内容がロードされ、次
に可変区切り文字が非直列化装置７８中にロード
される。その後、１ビツト・バツフア７２から送
られてくる次のデータ・ビツトは、非直列化装置
７８にシフトすることができる。

第１４図は、第１０図の単一パルス生成回路２
０８を表す。この回路は、モデム送信クロツクＰ
とPLO出力信号Ｑから送信クロツク・パルスＲ
を生成する。この回路は、３つのＤラツチ５０
０，５０２，５０４、ANDゲート５０６，５０
８およびインバータ５１０を含んでいる。

ラツチ５００Ｄ入力部は、モデム送信クロツク
信号Ｐを受け取り、そのCK入力部は、PLO出力
信号Ｑを受け取る。ラツチ５００の出力部は、ラ
ツチ５０２のＤ入力部に接続されている。ラツチ
５００のCK入力部は、インバータ５１０によつ
て反転されたPLO出力信号を受け取る。ラツチ
５０２の出力は、ANDゲート５０６の１つの入
力部に接続されている。ANDゲート５０６のも
う１つの入力部は、ラツチ５００のＱ出力部に接
続されている。

ANDゲート５０６の出力部は、ラツチ５０４
のCK入力部に接続され、ラツチ５０４のＤ入力
部は１にセツトされる。ラツチ５０４の複数化Ｑ
出力は、ANDゲート５０８の１つの入力部に与
えられ、そのもう１つの入力部は、モデム送信ク
ロツクＰ信号を受け取る。ラツチ５００と５０２
のクリア入力部は、ANDゲート５０８の出力部
に接続され、ラツチ５０４のクリア入力部は、モ
デム送信クロツクＰ信号を受け取る。

この配置を使うと、モデム送信クロツク信号が
ハイのとき、PLOパルス・ストリームからの１
つのパルスを、ラツチ５００の出力部で出力線２
３４上に与えることができる。このパルスは
ANDゲート５０６に送られ、PLOからの次のパ
ルスが出力線２３４に供給されるのを防止する。
すなわち、信号Ｒが出力線２３４上に生成され
る。

D7 T1回線インターフエース回路の送受信部
分（第１５図および第１６図） 次に、第１５図および第１６図を参照しなが
ら、回線インターフエース回路の送受信部分につ
いて説明する。この送受信部分は、CERTフレー
ム指定により、回線走査手段を毎秒2.048メガバ
イトでT1線などのデジタル多重回線に接続する
のに使われる。

その場合、多重化装置５は、１つの回線インタ
ーフエース回路だけに接続され、スイツチSW３
とSW４は閉成されており、スイツチSW１とSW
２は開放状態である。これにより、リンク３−Ｒ
上のフレーム同期信号は、受信データから検索さ
れたフレーム同期信号と同期して生成することが
できる。T1チヤネルと多重リンク３上の２スロ
ツト周期との間に完全な同期を確保するために
は、リンク３−ＴとT1線上の送信部分およびT1
線とリンク３−Ｒの受信部分で同じフレーム同期
信号を使わなければならない。データ・クロツク
は同位相でなければならず、２つの８ビツト・ス
ロツト（データ・スロツトと制御スロツト）が１
つのT1チヤネル（データ・チヤネルまたは信号
チヤネル）に対応するため、リンク３上のクロツ
ク周波数は、T1線上のクロツク周波数の２倍で
ある。各データ・スロツト中で常に８ビツトが送
信または受信されるので、制御スロツト中で大域
妥当性検査ビツトを使う必要はない。したがつ
て、Ｇビツトを制御スロツト中で永続的に１にコ
ード化して、データ・スロツト中で８ビツトが有
効であることを示すこともでき、またこの標識を
回線インターフエース回路に永続的に供給し、Ｇ
ビツト位置を余分の制御情報を交換するのに使用
することもできる。

すなわち、T1線が受信時のフレーム同期生成
とビツト・クロツク信号を制御し、回線走査手段
が送信時のフレーム同期生成とデータ・クロツク
信号を制御する。

したがつて、回線インターフエース回路の受信
部分に第８図に示す競合論理７４は必要でない。

ビツトで構成されるデータは、T1線を介して
受信装置６００が受け取る。PLOは、ここに選
んだ例では、16.324メガヘルツの周波数のクロツ
ク信号をT1線上で検索する。PLO６０２の出力
は、２つのフリツプフロツプ回路６０４及び６０
６からなる分周器に与えられる。PLO６００の
出力線は、多重化装置５に通じる線９−Ｒを構成
する。フリツプフロツプ６０４の出力部は、線６
０８上にリンク・ビツト・クロツクを供給し、フ
リツプ・フロツプ６０６の出力部は線６１０上に
T1ビツト・クロツクを供給する。リンク・ビツ
ト・クロツクの周波数は、T1ビツト・クロツク
の２倍である。すなわち、それぞれ8.192MHz、
4.096MHzである。

T1ビツト・クロツクは、非直列化装置６１２
のシフト入力部部に与えられ、受信装置６００か
ら受信データ・ビツトがこの非直列化装置中に入
力される。

非直列化装置６１２の内容は、バス６１６を介
して同期パターン検出回路６１５に与えられる。
回路６１４は、T1ビツト・クロツク信号の制御
下で動作し、その出力線７−Ｒ上にフレーム同期
受信信号を生成し、それが多重化装置５に送られ
る。この信号は、回路６１４が非直列化装置６１
２中で同期パターンを認識するとき活動状態とな
る。この周期パターンはT1線のチヤネル０に送
られる。

フリツプフロツプ６１８に接続されたバイト・
カウンタ６１６は、線６２０上にチヤネル選択信
号を送出する。バイト・カウンタは線６０８から
のリンク・ビツト・クロツク・パルスをカウント
する。選択信号が活動状態になるたびに、非直列
化装置６１２の内容がリンク・データ・スロツト
直列化装置６２２にロードされる。

フリツプフロツプ６１８の出力は、T1チヤネ
ル・カウンタ６２４に与えられ、T1チヤネル・
カウンタ６２４はチヤネル１及びチヤネル１６が
デコードされたとき出力線６２６と６２８上にア
クテイブ信号を出す。これらのチヤネルは、リン
ク制御スロツトのＥビツト位置にロードされる信
号情報を交換するのに使われる。したがつて、こ
れらの信号は、ORゲート６２７を介してゲート
回路６３０に送られ、線６２０上のチヤネル選択
信号が活動状態のとき、非直列化回路６１２の内
容が制御スロツト直列化装置６３２に供給され
る。

バイト・カウンタ６１６とチヤネル・カウンタ
６２４は、線７−Ｒからのフレーム同期信号によ
つてリセツトされる。

データ・スロツト直列化装置６２２と制御スロ
ツト直列化装置６３２は、直列に接続されてお
り、線６０８上のリンク・ビツト制御信号の制御
下でシフトされる。これは、リンク１５を介して
多重化回路５に直列データ・ビツト及び制御ビツ
トを供給するためである。

第８図に関して説明したように、ビツトＩとビ
ツトＮが制御スロツトにロードされる。この機構
（これは、参照番号６３４の部分に概略的に示し
てある）は、線６２６及び６２８上の信号が活動
状態のとき、インバータ６３６によつて禁止され
る。

第４−Ａ図および第４−Ｂ図に示したような
TRビツトは不要である。

T1回線インターフエース回路の送信部分を第
１６図に示す。

これは、多重化装置５の出力部で送信リンク１
３からの直列データ・ビツト及び制御ビツトを受
け取る、制御およびデータ・スロツト非直列化装
置７００を含んでいる。非直列化装置７００の内
容は、線９上のPLO出力信号の制御下で、すな
わち8.192MHzの周波数でシフトされる。

PLO出力信号は、その出力線上に4.096MHzの
周波数の信号を供給するフリツプフロツプ回路７
０２に与えられる。この信号は直列化装置７０６
のシフト入力部に印加されて、直列化装置７０６
のシフトをT1ビツトの速度で制御する。

PLO出力信号は、バイト・カウンタ７０８に
与えられる。バイト・カウンタ７０８の出力は、
その出力線上にチヤネル選択信号を供給するフリ
ツプフロツプ７１０に印加される。このチヤネル
選択信号が活動状態になると、非直列化装置７０
０中のデータ・スロツトの内容がゲート回路７１
４を介して直列化装置７０６にロードされる。

信号チヤネル１及び１６が、フリツプフロツプ
７１０の出力部に接続されたチヤネル・カウンタ
７１６でデコードされると、ORゲート７１８と
NORゲート７２０からなる論理回路によつて、
直列化装置７０６へのデータ・スロツトの転送が
禁止される。

ORゲート７１８の入力部には、カウンタ７１
６からのチヤネル１及びチヤネル１６の標識が与
えられ、NORゲート７２０の入力部には、ORゲ
ート７１８の出力およびカウンタ７１６からのチ
ヤネル０の標識が供給される。すなわち、チヤネ
ル１またはチヤネル１６がデコードされると、ゲ
ート回路７１４は禁止され、ゲート回路７２４に
アクテイブ・ゲート信号が与えられて、制御スロ
ツト中の外部制御ビツトＥの内容が直列化装置７
０６に転送される。

チヤネル０がデコードされると、ゲート回路７
１４は禁止され、したがつてデータ・スロツトの
内容は直列化装置７０６に転送されない。ゲート
回路７２６は、線７上のフレーム送信制御信号の
制御下でフレーム同期パターン生成回路７２８中
に生成される同期パターンを、直列化装置７０６
に送る。

直列化装置７０６からシフト・アウトされたビ
ツトは、ドライバ７３０を介してT1リンクに供
給される。

Ｉ制御ビツトは、第１２図に関して説明したや
り方で処理される。これは、論理730で概要的に
示してある。Ｉビツトは、ゲート回路７３２を介
して内部制御論理に供給される。ORゲート７１
８の出力は、インバータ７３４中で反転される。
すなわち、チヤネル１またはチヤネル１６がデコ
ードされると、論理730へのＩビツトの転送は禁
止される。

第８図及び第１５図ならびに第１０図及び第１
６図を参照しながら、回線走査手段をモデム・ユ
ーザとT1タイプのユーザに接続できる、異なる
２種の型の受信手段および送信手段について説明
してきたが、回線走査手段をその他のタイプのユ
ーザに接続できる受信手段および送信手段を実現
することは、当業者にとつて容易である。

Ｅ 発明の効果 以上説明したように本発明によれば、通信制御
装置をあらゆる種類の物理的または論理的接続機
構に接続できるようになる。

【図面の簡単な説明】

第１図は、本発明を適用することのできる通信
制御装置の概略図、第２図は本発明にもとづく多
重インターフエースを組み込んだ回線アダプタの
ブロツク図、第３Ａ図ないし第３Ｃ図は、３有効
ビツトの交換、７有効ビツトの交換、および８有
効ビツトの交換の場合のリンク・エンテイテイを
示す図、第４Ａ図および第４Ｂ図は、論理
64Kbpsユーザおよび56Kbpsユーザについての８
ビツトの交換および７ビツトの交換の場合のリン
ク・エンテイテイを示し、第４Ｃ図は、低速ユー
ザの場合のデータ・スロツトと制御スロツトを示
す図、第５Ａ図および第５Ｂ図は、それぞれ、デ
ータ転送に必要な制御情報のみを含む受信ストリ
ームと送信ストリームを示す図、第６Ａ図および
第６Ｂ図は、それぞれ受信ストリームおよび送信
ストリーム用の制御スロツトを示す図、第７図
は、多重化装置のブロツク図、第８図は、回線イ
ンターフエース回路の受信部分を示す図、第９図
は、第８図に示した回線インターフエース回路の
受信部分のタイミング図、第１０図は、回線イン
ターフエース回路の送信部分を示す図、第１１図
は、回線インターフエース回路の送信部分のタイ
ミング図、第１２図は、制御スロツト中で交換す
べきビツトを配列するための走査・再生機構を示
す図、第１３図は、回線インターフエース回路の
受信部分のモデム・クロツク再同期信号生成回路
を示す図、第１４図は、回線インターフエース回
路の送信部分の単一パルス生成回路２０８を示す
図、第１５図は、回線走査手段を多重ユーザ・リ
ンクに接続するためのT1回線インターフエース
回路の受信部分を示す図、第１６図は、回線走査
手段を多重ユーザ・リンクに接続するためのT1
回線インターフエース回路の送信部分を示す図で
ある。

Claims (1)

1. 【特許請求の範囲】 １ 通信制御装置の回線走査手段と該通信制御装
   置に接続されたユーザとの間でデータビツト及び
   制御ビツトを交換するために前記通信制御装置の
   回線走査手段に接続されるインターフエース装置
   であつて、 多重化手段を介して前記回線走査手段をユーザ
   に接続するリンクを含み、 該リンクを介して前記データビツト及び制御ビ
   ツトが同期式フレームによつて交換され、該同期
   式フレームにおいては各ユーザごとに同一構造の
   スロツトが少なくとも２つ割り当てられており、 これら少なくとも２つのスロツトがｎビツトの
   データスロツト及びｎビツトの制御スロツトであ
   つて、 前記ｎビツトのデータスロツトは通信媒体の速
   度に応じて変化し得るｘ個の有効ビツトを含み、
   この可変数ｘは、データビツトに隣接し所定の値
   にセツトされた区切りビツトと該区切りビツトに
   隣接し他の所定の値にセツトされた（ｎ−ｘ−
   １）個のビツトとを有する可変区切りパターンに
   よつて指定され、 前記ｎビツトの制御スロツトにおいては前記デ
   ータスロツトがｎ個の有効ビツトを有する場合
   （ｘ＝ｎの場合）は最初のビツトが大域妥当性検
   査ビツトとして使用され、該最初のビツトはｘ＝
   ｎのとき所定の値にセツトされｘ＝ｎでないとき
   他の所定の値にセツトされ、残りの（ｎ−１）個
   のビツトは制御情報を交換するのに使用されるこ
   とを特徴とするインターフエース装置。