JPH0614649B2 - 多重ｈｄｌｃ通信チヤネル受信装置を有する端末アダプタ - Google Patents

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明は、複数のＨＤＬＣ通信チャネル受信装置を有す
る遠隔通信ネットワーク用の端末アダプタ、特に制御ネ
ットワーク管理フレームを処理する端末アダプタに関す
る。

Ｂ．従来の技術 遠隔通信ネットワークは広く普及しており、したがって
多数の装置間で接続及び通信を行なうことができる。新
しい適用業務の開発、ならびに通信の必要性の増大で、
遠隔通信製品供給業者が、制御ネットワーク管理（ＣＮ
Ｍ）及びネットワークへの個々のアクセスの回数の点で
性能を高めることのできる製品を設計する必要が生じて
きた。

一般に、制御ネットワーク管理は、遠隔通信ネットワー
ク、特にデータ・チャネルを介して伝送される、特殊な
ＣＮＭデータ・フレームを用いて行なわれる。こうした
特殊なＣＮＭフレームは、遠隔通信装置器用のＣＮＭ制
御コマンドを通常のデータから区別できるようにするた
めに、特定のフォーマットを用いている。ハイレベル・
データ・リンク制御（ＨＤＬＣ）プロトコルや直列デー
タ・リンク制御（ＳＤＬＣ）プロトコルなどの同期プロ
トコルを使用している場合は、特定のＨＤＬＣフレーム
及びＳＤＬＣフレーム（以下ではＨＤＬＣフレームと呼
ぶ）を定義済みヘッダと一緒に使って、ＣＮＭ機能を実
現することができる。

しかし、遠隔通信ニーズの発展の結果、絶えず新しい遠
隔通信製品がネットワークに接続されるようになり、管
理すべきアクセスの数が絶えず増大してきている。たと
えば、進行しつつある電話網のディジタル化の過程で生
まれた統合サービス・ディジタル・ネットワーク（ＩＳ
ＤＮ）の概念に関していうと、顧客は大きな公共遠隔通
信サービスにアクセスできるようになる。第１図に、Ｃ
ＣＩＴＴによって定義された如きＩＳＤＮ遠隔通信ネッ
トワークの全般的アーキテクチャを示す（ＣＣＩＴＴ
Tome II facsicule IV.5参照）。端末装置が端末アダプ
タ（ＴＡ）に接続されている。端末アダプタは、基本２
Ｂ＋Ｄインタフェースとマイクロプロセッサで制御され
る基本論理回路とからなり、３本のチャネル上で、Ｂ
１、Ｂ２では６４ｋｂｐｓ、Ｄチャネルでは１６ｋｂｐ
ｓでデータを処理することができる。

ＩＳＤＮネットワークは、具体的には、ネットワークに
接続された２つの端末アダプタＴＡ間でいくつかの通信
チャネルを使用できる可能性を与える。基本アクセス・
ポートは、最大３本までのデータ・チャネル（２Ｂ＋
Ｄ）を提供し、１次アクセス・ポートは、最大３０本ま
でのＢチャネルと１本のＤチャネルを提供する。あらゆ
るデータ通信チャネル上にＣＮＭ機能を設けるには、そ
れぞれが定められたチャネルに対するＣＮＭ機能をもた
らす基本的ＳＤＬＣ受信装置の数を増加させなければな
らず、そうするとそれに対応して不可避的に電子部品の
数も増え、製造コストが上昇する。

したがって、各チャネルごとにＣＮＭ機能を実現しなが
ら、複数の通信チャネルを接続できる端末アダプタの必
要が生じてきた。より詳しく言うと、複数のＨＤＬＣ通
信チャネルに接続されるように設計され、既存のすべて
の通信チャネル間で共用できるＨＤＬＣ受信装置を含
む、装置が必要になってきた。

Ｃ．発明が解決しようとする課題 本発明の一目的は、多数のＨＤＬＣ通信チャネル間で共
用できる複数のＨＤＬＣ受信装置を有する遠隔通信ネッ
トワーク用の端末アダプタを提供することにある。

本発明の他の目的は、特定の制御ネットワーク・フレー
ムを検出できる、複数のＨＤＬＣ受信装置を有する端末
アダプタを提供することにある。

Ｄ．課題を解決するための手段 本発明の諸目的は、本発明の端末アダプタによって達成
される。この端末アダプタは、受信したＨＤＬＣ ＣＮ
Ｍフレームの妥当性を計算し検査するためのブロック検
査文字（ＢＣＣ）計算器を含む、複数のＨＤＬＣ通信チ
ャネル受信装置を有する。この端末アダプタはさらに、
１本のＨＤＬＣ通信チャネル上でＣＮＭフレーム中に含
まれる特定のＣＮＭヘッダの受信を検出する手段を含
み、また上記の検出に応じてＢＣＣ計算器を定められた
状態に初期設定する手段も含む。後者の状態は、上記の
特定のヘッダを計算した後のＢＣＣ計算器の状態に対応
するものであり、それによりＢＣＣ計算器は、その特定
のヘッダ及びＣＮＭ制御コマンドを含めてＣＮＭフレー
ム全体の計算を完了することができる。

本発明の諸目的は、複数のＨＤＬＣ通信チャネル用の受
信装置を有する本発明の端末アダプタを用いて達成され
る。この受信装置は、受信したＨＤＬＣ ＣＮＭフレー
ムの妥当性を計算し検査するためのＢＣＣ計算器を含ん
でいる。この端末アダプタはさらに、上記ＨＤＬＣ通信
チャネルのいずれか１本上のＣＮＭフレームに含まれる
特定のＣＮＭヘッダを検出する手段と、上記の検出に応
じてＢＣＣ計算器を予め定義した状態に設定する手段と
を含んでいる。後者の状態は、特定のＣＮＭヘッダに対
するブロック検査文字（ＢＣＣ）を計算した後のＢＣＣ
計算器の状態に対応するものである。したがって、ＢＣ
Ｃ計算器は、上記ＣＮＭフレームに対する上記ＢＣＣの
計算を続けることができる。

Ｅ．実施例 第１図は、ＣＣＩＴＴで定義される如きＩＳＤＮ遠隔通
信ネットワークの全般的アーキテクチャを示したもので
ある。

第２図は、第３ａ図、第３ｂ図、第３ｃ図、第３ｄ図を
どう組み合わせれば、本発明の好ましい実施例の詳細図
が得られるかを示す図である。第３ｃ図を参照すると、
本発明に基づく装置は、インテル８０１８６シリーズの
１つなどの処理装置２１０を含んでいる。処理装置２１
０は、時分割アドレス／データ・バス２１７を用いて通
信する。時分割アドレス／データ・バス２１７は、通常
のデータ・バス３０２及びアドレス・バス３０３に入力
を供給するマルチプレクサ／デマルチプレクサ３１０に
接続されている。処理のためのタイミングは、データ・
バス３０２とアドレス・バス３０３の２本のバスでバス
２１７のデマルチプレキシングを実行するため、マルチ
プレクサ／デマルチプレクサ３１０に送られる、アドレ
ス・ラッチ・エネーブル（ＡＬＥ）通信２１６によって
与えられる。本発明に基づく装置はさらに、記憶要素、
具体的には第３ａ図に示すようにプログラム式読取り専
用記憶装置（ＰＲＯＭ）２３０とランダム・アクセス記
憶装置（ＲＡＭ）２２０を含んでおり、この両要素は、
それぞれ線２１２上のＵＣＳチップ選択信号と線２１１
上のＬＣＳチップ選択信号によってアドレス可能であ
る。ＲＡＭの記憶要素はまた、いずれも上記のマルチプ
レクサ／デマルチプレクサ・ブロック３１０によって生
成される、それぞれアドレスとデータ値を送るアドレス
・バス３０２及びデータ・バス３０３によってもアドレ
ス可能である。これらの記憶要素を制御するためのＲＥ
ＡＤ信号２１３とＷＲＩＴＥ信号２１４が、処理装置２
１０によって生成される。第３Ａ図を参照すると、この
装置はまた、ＩＳＤＮインタフェース制御装置２５０を
含んでいる。インタフェース制御装置２５０は、たとえ
ばインテル社から市販されている２９Ｃ５３タイプのも
のでよく、インテル・マイクロ通信ハンドブック(INTEL
Microcommunication Handbook)の仕様に従って、直列
リンク・データ（ＳＬＤ）線２５１上で変換された形の
データを生成するために、受信対２５４からデータ情報
を引き出すことができる。ＳＬＤ線２５１は、双方向性
である。ＩＳＤＮインタフェース制御装置２５０はま
た、送信対２５５を介して送信するため、ＳＬＤ線２５
１から受信データを引き出す。ＩＳＤＮインタフェース
制御装置２５０は、ＳＬＤ信号の他にも、第３ｂ図に示
す、直列リンク・インタフェース３２０に接続された直
列クロック（ＳＣＬ）線２５２と直列方向（ＳＤＩＲ）
線２５３を制御する。再度第３ａ図を参照すると、ＩＳ
ＤＮコネクタ２６０を用いて、この装置をＩＳＤＮネッ
トワークに接続することができる。受信対２５４及び送
信対２５５と遠隔通信ネットワークとの間の電気的絶縁
は、１対の変成器（図示せず）によって行なわれる。Ｉ
ＳＤＮインタフェース制御装置２５０は、マイクロプロ
セッサ２１０により、プロセッサ２１０によって発生さ
れる線２１３上のＲＥＡＤ信号、線２１４上のＷＲＩＴ
Ｅ信号、及び線２１６上のＡＬＥ信号と線２１５上のＰ
ＣＳＯ信号を用いて制御される。ＩＳＤＮインタフェー
ス制御装置２５０はまた、データ・バス３０２にも接続
されており、割込み線２５６によって処理装置２１０に
接続されている。第３ｂ図を参照すると、レジスタ・バ
ンク３８０が、線３８６上のＢ１／Ｂ２ ＸＭＩＴ信号
によって直列リンク・インタフェース３２０を制御し、
線３８５上の５６／６４Ｂ１ ＳＥＬ信号によってＣＮ
Ｍチャネル１デコーダ３５０を制御し、線３８４上の５
６／６４Ｂ２ ＳＥＬ信号によってＣＮＭチャネル２デ
コーダ３４０を制御し、制御線３８４及び３８５によっ
てデータ／クロック・セレクタ４１０を制御する。

レジスタ・バンク３８０はまた、ＲＥＳＥＴ ＳＥＬ線
３８７でチャネル・セレクタ３６０に接続され、線３８
３上のＤＡＴＡ ＳＥＬ信号によって、ＨＤＬＣ受信装
置ブロック４００に含まれる非直列化装置４２０（第３
ｄ図に示す）を制御する。レジスタ・バンク３８０はさ
らに、線３９３上のＣＮＭモード信号によって、同期／
バイト・クロック生成機構４５０を制御する。レジスタ
・バンク３８０はさらに、線３８８上の第１のＲＥＳＥ
Ｔ ＦＬＡＧ信号と線３８９上の第２のＲＥＳＥＴ Ｂ
ＣＣ信号と線３９０上の第３のＲＥＳＥＴ ＬＯＡＤ信
号によって割込み制御装置３７０を制御する。ＨＤＬＣ
受信装置ブロック４００はまた、バス３９４上を運ばれ
る１６ビットのＬＯＡＤ ＶＡＬＵＥワードによって制
御される、ＢＣＣ計算器４６０をも含んでいる。最後
に、レジスタ・バンク３８０は、線３９１上のＺＥＲＯ
ＩＮＳＥＲＴ信号と線３９２上のＳＥＮＤ ＢＣＣ信
号と線３８１上のＷＲＩＴＥ ＸＭＩＴ信号とバス３８
２上の８ビットのＸＭＩＴ ＤＡＴＡワードによってＨ
ＤＬＣ送信装置３３０を制御する。

ＨＤＬＣ送信装置３３０は、ＨＤＬＣフレームの生成を
行なう。データは、ＷＲＩＴＥ信号２１４、ＰＣＳ１チ
ップ選択信号２１８、及びバス３０３上の所定のレジス
タの対応するアドレスを使って、マイクロプロセッサ２
１３からマルチプレクサ／デマルチプレクサ３１０とレ
ジスタ・バンク３８０を介して送られる。ＨＤＬＣ送信
装置３３０の制御は、線３９１上のＺＥＲＯ ＩＮＳＥ
ＲＴ信号、線３９２上のＳＥＮＤ ＢＣＣ信号、及び線
３８１上のＷＲＩＴＥ ＸＭＩＴ信号によって行なわれ
る。ＨＤＬＣ送信装置３３０は、直列リンク・インタフ
ェース回路３２０に送られる直列データを運ぶ第１の出
力線３３２と、割込み制御装置３７０に送られる送信要
求信号を運ぶ第２の出力線３３１とを有する。

直列リンク・インタフェース３２０は、線３２１上に第
１のＥＮＶ Ｂ１信号を発生する。このＥＮＶ Ｂ１信
号は、ＣＮＭチャネル１デコーダ３５０とデータ／クロ
ック・セレクタ４１０に送られる。

直列リンク・インタフェース３２０は、線３２２上に第
２のＥＮＶ Ｂ２信号を発生する。このＥＮＶ Ｂ２信
号は、ＣＮＭチャネル２デコーダ３４０とデータ／クロ
ック・セレクタ４１０に送られる。直列リンク・インタ
フェースはまた、ＨＤＬＣ送信装置３３０からくるデー
タをＸＭＩＴ ＤＡＴＡ線３３２からＢ１またはＢ２チ
ャネルに向かわせることができる。Ｂチャネルの選択
は、線３２１及び３３２上の１組の信号によって行なわ
れる。この両信号は、それぞれＢ１チャネル及びＢ２チ
ャネル上で受け取ったデータ・ビットのエンベロープに
対応するものである。第９図に、線３２１及び３２２上
の信号のタイミング図を示す。

２つのＣＮＭチャネル・デコーダ、すなわちＣＮＭチャ
ネル１デコーダ３５０とＣＮＭチャネル２デコーダ３４
０は、特殊ＣＮＭ制御データを引き出すために、受信フ
レーム内の特定のヘッダの検出を可能にする。１本のＢ
チャネル、たとえばＢ１チャネル上でヘッダが検出され
るとすぐ、第３ｂ図に示すように、線３５１上のＨＥＡ
ＤＥＲ１ＤＥＴＥＣＴ信号がチャネル・セレクタ・モジ
ュール３６０に送られる。同様に、Ｂ２チャネル上でＣ
ＮＭヘッダが検出されると、ＣＮＭチャネル２デコーダ
３４０は、線３４１上でＨＥＡＤＥＲ ２ ＤＥＴＥＣ
ＴＥＤ信号を発生する。第３ａ図、第３ｂ図、第３ｃ
図、第３ｄ図は全体として具体的にチャネル２本のケー
スを示しているが、当業者なら簡単にこの説明をｎチャ
ネル装置に拡張できるはずである。

第３ｂ図及び第９図を参照すると、レジスタ・バンク３
８０からの５６／６４ Ｂ１ ＳＥＬ線３８５と５６／
６４ Ｂ２ ＳＥＬ線３８４上の値がプログラマブルで
あるおかげで、線３２１上のＥＮＶ Ｂ１信号または線
３２２上のＥＮＶ Ｂ２信号によって与えられるＢ１ま
たはＢ２チャネル・スロット中の８ビットのうち７ビッ
トだけをサンプリングする能力が提供される。この能力
が与えられるのは、ある種のＩＳＤＮネットワークでも
たらされるＢチャネルを介した伝送速度が５６ｋｂｐｓ
に制限されているためである。

２本の線３４１と３５１のうちの一方によってヘッダ検
出信号が送られるのに応じて、チャネル・セレクタ３６
０は、線３６１上のＢ１／Ｂ２ ＳＥＬ信号によってデ
ータ／クロック・セレクタ４１０に提供されるチャネル
の選択を行なう。またＨＤＬＣ受信装置４００がＨＤＬ
Ｃ ＣＮＭフレームを扱えるようにプリセットするため
のＬＯＡＤＨＤＬＣ信号も線３６２上に発生される。こ
のＨＤＬＣ ＣＮＭフレームの始め、すなわち後で詳し
く述べる特定のＣＮＭヘッダは考慮されていない。線３
６２上のこの信号はまた、割込み制御装置３７０を介し
て処理装置２１０に割込みを生成するのにも使用され
る。時間の損失を避けるため、このクロッキングは速い
ＳＹＳ ＣＬＯＣＫクロック２１９によって駆動され
る。このフレームが完全に受信されると、線３８７上に
ＲＥＳＥＴ ＳＥＬ信号を発生させるため、処理装置２
１０は、バス３０２と３０３及び制御信号２１３と２１
４によってレジスタ・バンク３８０を制御する。その結
果、チャネル・セレクタ３６０がリセットされる。

再度第３ｂ図を参照すると、データ／クロック・セレク
タ４１０は、線３２１上の既存のＥＮＶ Ｂ１エンベロ
ープ信号と線３２２上のＥＮＶ Ｂ２エンベロープ信
号、ならびに５６／６４ Ｂ１ ＳＥＬ信号３８５と５
６／６４ Ｂ２ ＳＥＬ信号３８４によってＳＬＤ線２
５１を介してＢ１チャネルまたはＢ２チャネルからのデ
ータを選択する。後者の信号３８４及び３８５は、使用
する速度を表す情報を運ぶもので、第９図に関して詳し
く説明する。データ／クロック・セレクタ４１０は特
に、ＩＳＤＮインタフェース制御装置２５０からくるＳ
ＣＬ線２５２上の直列リンク・インタフェース（ＳＣ
Ｌ）クロックを使用する。このＳＣＬクロックは５１２
ｋＨｚのクロックである。データ／クロック・セレクタ
４１０はさらに、線２５３上の上記のＳＤＩＲ同期信号
を使用する。この信号は８ｋＨｚのクロックである。デ
ータ／クロック・セレクタ４１０は、５１２ｋｂｐｓ／
６４ｋｂｐｓコンバータを含んでいる。このコンバータ
は、線３８５上の５６／６４ Ｂ１ ＳＥＬ信号及び線
３８４上の５６／６４ Ｂ２ ＳＥＬ信号に応じて、５
１２ｋｂｐｓの一連のデータ・バーストを線４１１上の
５６ｋｂｐｓまたは６４ｋｂｐｓの連続したデータ・シ
ーケンスに変換する。このコンバータはまた、線４１２
上に関連する５６ｋＨｚ又は６４ｋＨｚのクロック信号
を供給する。

第３ｄ図を参照すると、ＨＤＬＣ受信装置ブロック４０
０は、非直列化装置４２０、フラグ・ゼロ削除デコーダ
４３０、シフト・クロック生成機構４４０、同期／バイ
ト・クロック生成機構４５０、及びＢＣＣ計算器４６０
を含んでいる。これらの要素はすべて後で詳しく説明す
る。

フラグ／ゼロ削除デコーダ４３０は、フレームの始めと
終りを知らせ、この間にＨＤＬＣゼロ削除機能を実行す
る。これは、前のブロックと同じ入力、すなわちＳＥＲ
ＩＡＬ ＤＡＴＡ信号４１１とクロック４１２を使って
行なわれる。

フラグ／ゼロ削除デコーダ回路４３０は、ＺＥＲＯ Ｄ
ＥＬ信号４３２、ＦＬＡＧ信号４３１、線４３４上のＥ
ＮＡＢＬＥ ＳＹＮＣＨＲＯ信号、及び線４３３上のＦ
ＲＡＭＥ ＳＹＮＣ信号を発生する。ＺＥＲＯ ＤＥＬ
信号はシフト・クロック生成機構４４０に送られる。Ｆ
ＬＡＧ信号４３１は、ＢＣＣ計算器４６０と割込み制御
装置モジュール３７０で使用される。線４３３上のＦＲ
ＡＭＥ ＳＹＮＣ信号は、同期／バイト・クロック生成
機構４５０に送られる。クロック生成機構４５０の機能
については、後で説明する。

シフト・クロック生成機構４４０は、線４１２上の信号
を線４４１上のＳＨＩＦＴ ＣＬＯＣＫクロック信号に
変換する。このクロック信号のパルスは、ゼロ削除が現
れるとき抑制される。線４４１上のクロック信号は、フ
ラグ／ゼロ削除デコーダ４３０以外のＨＤＬＣ受信装置
４００のすべての機能によって使用される。

同期／バイト・クロック生成機構４５０は、線４１２上
のクロック信号を使ってＢＹＴＥ ＣＬＯＣＫ信号４５
１を発生する。後述するように、通常のフレーム動作で
は、バイト・クロックの生成は、「フラグ／ゼロ削除」
デコーダ４３０により、線４３４上のＥＮＡＢＬＢ Ｓ
ＹＮＣＨＲＯ信号と線４３３上のＦＲＡＭＥ ＳＹＮＣ
信号を使ってゲート制御される。しかし部分フレーム・
ローディングの場合は、線３６２上に発生されるＬＯＡ
Ｄ ＨＤＬＣ信号によってロードが行なわれる。線４５
１上のバイト・クロック信号は、非直列化回路４２０の
制御に使われ、また割込制御装置３７０を介してＩＮＴ
Ｏ割込み線を通りマイクロプロセッサ２１０に割込みを
発生させるのに使用される。

ＨＤＬＣ受信装置４００はさらに、ＢＣＣ計算器４６０
を含んでいる。この計算器４６０は、本発明の好ましい
実施例では、ＨＤＬＣフレーム用の１６ビットＣＣＩＴ
Ｔ Ｖ．４２スクランブラである。この計算器４６０
は、後でわかるように、検査すべきフレームの性質、す
なわち完全か部分的かに応じて異なるときに異なる値を
ロードすることができる。「ＢＣＣ計算器」回路は、直
列データを運ぶ線４１１に接続され、前述のＳＨＩＦＴ
ＣＬＯＣＫ４４１によってクロツクされる。完全なフレ
ームの場合は、線４３１上のＦＬＡＧ信号が、フレーム
の保全性を検出するため、ＢＣＣ計算器４６０に含まれ
るラッチのローディングを発生させる。フレームの始め
が欠けているＣＮＭフレームの場合は、ＬＯＡＤ ＨＤ
ＬＣ線３０２を使ってローディングを行なう。フレーム
の終りで、検査が合格の場合、線４６１上にＶＡＬＩＤ
ＢＣＣ信号が現れ、プロセッサ２１０によってＩＮＴ
Ｏ線を経て割込み制御装置３７０を介して送られる。

割込み制御装置３７０は、線３３１上のＸＭＩＴ ＲＥ
ＱＵＥＳＴ信号、線４３１上のＦＬＡＧ信号、線３６２
上のＬＯＡＤ ＨＤＬＣ信号、線４６１上のＶＡＬＩＤ
ＢＣＣ信号、及び線４５１上のＢＹＴＥ ＣＬＯＣＫ
信号のＯＲ機能を実行する。レジスタ・バンク３８０か
らくるＲＥＡＤ ＳＴＡＴＵＳ３９５の選択により、デ
ータ・バス３０２上に状況が得られる。線４５１上のＢ
ＹＴＥ ＣＬＯＣＫ信号と線３３１上のＸＭＩＴＲＥＱ
ＵＥＳＴ信号はパルス式信号なのでリセットは不要であ
る。線４３１上のＦＬＡＧ信号、線４６１上のＶＡＬＩ
Ｄ ＢＣＣ信号、及び線３６２上のＬＯＡＤ ＨＤＬＣ
信号は、割込み制御装置３７０に含まれるラッチ内に記
憶される。レジスタ・バンク３８０がプロセッサ２１０
で制御されるので、それらのラッチをリセットする３種
のリセット信号が発生する。線３８８上のＲＥＳＥＴ
ＦＬＡＧ信号、線３８９上のＲＥＳＥＴ ＢＣＣ信号、
線３９０上のＲＥＳＥＴ ＬＯＡＤ信号である。両方の
Ｂチャネルで同期プロトコルを使用すると仮定する。ま
た、ＨＤＬＣフレームはＣＮＭのために送られ、遠隔通
信ネットワークに接続された端末アダプタ（ＴＡ）はＣ
ＮＭ制御情報を引き出して処理しなければならないもの
と仮定する。上述のように、ＣＮＭフレームは、端末ア
ダプタによって認識されるが、データ端末装置（ＤＴ
Ｅ）によっては認識されないようになっている特定のヘ
ッダをもつことを特徴とする。ＨＤＬＣまたはＳＤＬＣ
プロトコルは、ＣＮＭ制御情報をＣＮＭ制御情報以外の
情報、すなわちあるＤＴＥから別のＤＴＥに送られるデ
ータ情報と区別するために、１０バイトの特定ヘッダを
必要とする。本発明の好ましい実施例では、ＣＮＭフレ
ームは下記のフォーマットをもつ。

ＣＮＭフレームは、フラグ“７Ｅ”にゼロが挿入され
ず、ヘッダ、データ、ＣＲＣにゼロが挿入された、普通
のＨＤＬＣまたはＳＤＬＣフレームであることに留意さ
れたい。ＨＤＬＣまたはＳＤＬＣプロトコルによれば、
ＣＲＣは、フレーム全体の保全性を検証するために使わ
れる検査文字を表す。ＣＲＣの評価には、バイト“Ｈ
Ｏ”で始まりバイト“ＤＮ”で終わる一連のデータの特
定の多項式を用いた計算ステップが必要である。ＣＲＣ
処理の結果、２つのバイトＣ１とＣ２のセットからなる
ＣＲＣ値が得られる。

本発明による装置は、まず「ＣＮＭチャネル１」デコー
ダ３５０または「ＣＮＭチャネル２」デコーダ３４０に
よってＣＮＭヘッダを認識するためにあらゆるＨＤＬＣ
フレームのヘッダを検査する。ＣＮＭヘッダが検出され
ると、この装置は２つのステップを実行する。第１のス
テップは、プロセッサ２１０によってＲＡＭ要素２２０
に一連のデータＤ０．．．ＤＮをロードするものであ
る。当業者なら、上記の一連のデータをロードするため
に直接記憶アクセス（ＤＭＡ）機構型の機構も使用でき
る。

第２のステップは、ＬＯＡＤ ＶＡＬＵＥバス３９４を
介してＢＣＣ計算器４６０にラッチをロードするもので
ある。このローディングの完全な機構については、後で
第８図に関して説明する。要するに、ＬＯＡＤ ＶＡＬ
ＵＥバス３９４は、ＢＣＣ計算器４６０がＣＮＭヘッダ
の最初のデータ“ＨＯ”を受け取ったときに計算を始め
た場合にＢＣＣ計算器４６０に含まれる１６個のラッチ
の出力がもつはずの値に対応する値の１６ビット・ワー
ドを搬送する。ＢＣＣ計算器４６０は、ＣＮＭヘッダの
検出まで、すなわち最後のバイト“Ｈ９”を受け取るま
で動作しない。ＢＣＣ計算器４６０に含まれるラッチに
所定の値をセットするため、ＬＯＡＤ ＶＡＬＵＥバス
３９４によって運ばれる上記の値は、レジスタ・バンク
３８０によって与えられる。本発明の好ましい実施例で
選んだ値は、１０００００１０１０００００００であ
る。この値は、本発明の好ましい実施例で選んだＣＮＭ
ヘッダ、ＦＤ １Ｂ ２８ ８０ １０ ４２ ０８
２１ ８４ １０に対応する。本発明の好ましい実施例
では、ＣＮＭヘッダは６４ｋｂｐｓの速度でＢチャネル
に入る。データは、ＳＣＬ２５２によってクロックされ
る双方向直列リンクＳＬＤ２５１を介して運ばれ、通信
径路はＳＤＩＲ２５３で運ばれる情報によって決定され
る。

この３種の信号が、ＩＳＤＮ直列通信プロトコルの特徴
である。これらの信号は、第３ｂ図に示すように、直列
リンク・インタフェース回路３２０に送られる。インタ
フェース回路３２０は、本発明の好ましい実施例では、
ＳＤＩＲ２５３によって同期されＳＣＬ２５２によって
クロツクされるカウンタ（図示せず）を含んでいる。こ
のカウンタの適当な状態を復号すると、第９図に示すよ
うに、ＳＬＤ線２５１上のＢ１チャネルに対するデータ
の存在を表す第１のＥＮＶ Ｂ１信号が線３２１上に発
生し、ＳＬＤ線２５１上のＢ２チャネルに対するデータ
の存在を表す第２のＥＮＶ Ｂ２信号が線３２２上に発
生する。

Ｂ１チャネル（またはＢ２チャネル）上でのＣＮＭヘッ
ダの検出は「ＣＮＭチャネル１」デコーダ３３０（また
は「ＣＮＭチャネル２」デコーダ３４０）によって行な
われる。このデコーダは、２進カウンタを含み、このカ
ウンタは、ＣＮＭヘッダ・パターンに含まれると予想さ
れるバイトが現れたとき増分され、予想されるバイトと
実際に入ってきたバイトが異なるときクリアされる。こ
のクロッキングは、線３２１（または３２２）上のエン
ベロープ信号とＡＮＤされた線２５２上のＳＣＬクロッ
ク信号からくる信号によって行なわれる。カウンタの状
態が予想されるＣＮＭヘッダの長さに対応するときは、
この状態が復号されて、線３５１上にＨＥＡＤＥＲ １
ＤＥＴＥＣＴＥＤ信号が（または線３４１上にＨＥＡ
ＤＥＲ ２ ＤＥＴＥＣＴＥＤ信号が）発生する。

「ＣＮＭチャネル１」デコーダ３５０及び「ＣＮＭチャ
ネル２デコーダ」３４０の出力は、チャネル・セレクタ
回路３６０に接続されている。その目的は、受信装置４
００に送られる線３６１上のＢ１／Ｂ２ ＳＥＬ信号に
よって、データ／クロック・セレクタ４１０に入るＢ４
チャネルを選択することである。

チャネル・セレクタ回路３６０について、第４図を参照
して詳細に説明する。

線３５１上に現れるＨＥＡＤＥＲ １ ＤＥＴＥＣＴＥ
Ｄ信号がＤラッチによってサンプリングされる。Ｄラッ
チ９００は、線２５２上のＳＣＬ信号によってクロック
される。次いでＤラッチ９００の出力がＤラッチ９２０
によって再サンプリングされる。Ｄラッチ９２０は、線
２１９上に現れる上記のＳＹＳＣＬＯＣＫクロック信号
によってクロックされる。ＳＹＳＣＬＯＣＫクロック信
号は、本発明の好ましい実施例では、８メガヘルツの高
速クロックである。線３５１上の信号の２重サンプリン
グの結果を送るラッチ９２０のＱ出力は、ＡＮＤゲート
１０２０の非反転入力に接続されている。ＡＮＤゲート
の反転入力は、Ｄラッチ６９０のＱ出力に接続されてい
る。Ｄラッチ９６０は線２１９上の信号によってクロッ
クされ、そのＤ入力がＡＮＤゲート９５０に接続されて
いる。

線３５１は、ＡＮＤゲート９７０の非反転入力に接続さ
れ、ＡＮＤゲート９７０の反転入力はラッチ９００のＱ
出力に接続されている。ＡＮＤゲート９７０の出力は、
そのチャネル上でヘッダが検出されるとき立上り、Ｄラ
ッチ１０００によってラッチされる。Ｄラッチ１０００
は、その立上りを遅延させるため、線２５２上のＳＣＬ
信号によってクロックされる。

同様にして、線３４１上のＨＥＡＤＥＲ ２ ＤＥＴＥ
ＣＴＥＤ信号は、線２５２上のＳＣＬ信号によってクロ
ックされるＤラッチ９１０によってサンプリングされ
る。次いでＤラッチ９１０の出力が、線２１９上のＳＹ
ＳＣＬＯＣＫクロック信号によってクロックされるＤラ
ッチ９３０で再サンプリングされる。この２重サンプリ
ングの結果を運ぶラッチ９３０の出力はＯＲゲート９４
０の第１入力に接続され、ＯＲゲート９４０の第２入力
はラッチ９６０のＱ出力に接続されている。ＯＲゲート
９４０の出力はＡＮＤゲート９５０の１入力に接続さ
れ、ＡＮＤゲート９５０の第２入力は線３８７上のＲＥ
ＳＥＴ ＳＥＬ信号に接続され、その出力はラッチ９６
０のＤ入力に接続されている。ラッチ９００のＱ出力信
号はＯＲゲート９４０の第２入力に送り返されて、セッ
ト・リセット機能が実施される。ラッチ９６０の出力は
ＡＮＤゲート１０２０の反転入力に接続されている。さ
らに、線３４１上のＨＥＡＤＥＲ ２ ＤＥＴＥＣＴＥ
Ｄ信号はＡＮＤゲート９８０の非反転入力に送られ、Ａ
ＮＤゲート９８０の反転入力はラッチ９１０のＱ出力に
接続されている。ＡＮＤゲート９８０の出力は、チャネ
ルＢ２上でヘッダが検出されたときに立上りパルスを提
供し、このパルスは、この立上りを遅延させるために、
ＳＣＬクロックによってクロックされるＤラッチ９９０
によってラッチされる。

ラッチ９２０の出力とラッチ９６０の出力は、それぞれ
ＡＮＤゲート１０２０の非反転入力及び反転入力に接続
されている。ＡＮＤゲート１０２０の出力はＯＲゲート
１０３０の第１入力に接続され、ＯＲゲート１０３０の
第２入力はＤラッチ１０５０のＱ出力に接続され、Ｄラ
ッチ１０５０は線２１９上のＳＹＳＣＬＯＣＫ信号によ
ってクロックされる。Ｄラッチ１０５０のＤ入力はＡＮ
Ｄゲート１０４０の出力線に接続されている。ＡＮＤゲ
ート１０４０の第１入力は線３８７に接続され、第２入
力はＯＲゲート１０３０の出力に接続されている。ＯＲ
ゲート１０３０とＡＮＤゲート１０４０とラッチ１０５
０の連動によって、セット／リセット・フリップフロッ
プが形成される。すなわち、ラッチ１０５０は検出され
た最初のヘッダを記憶することができる。ラッチ１０５
０のリセットはＲＥＳＥＴ ＳＥＬ線３８７上のリセッ
ト信号によって行なわれる。最終的にラッチ１０５０の
出力が、線３６１上に上記のＢ１／Ｂ２ ＳＥＬ信号を
生成する。線３６１はセレクタ１０１０の制御入力に接
続されている。セレクタ１０１０の２つの入力は、それ
ぞれラッチ９９０のＱ出力とラッチ１０００のＱ出力に
接続されている。線３６１が“１”を運んでいるとき、
ラッチ１０００の出力が選択される。すなわち、セレク
タ１０１０の出力線３６２に接続される。逆の場合は、
ラッチ９９０の出力が選択され、ラッチ９９０の値が線
３６２に送られる。セレクタ１０１０の出力は、線３６
２上でＬＯＡＤ ＨＤＬＣ信号を搬送する。ＬＯＡＤ
ＨＬＤＣ信号は、線３５２上のＳＣＬクロック信号の周
期に対応する５１２ｋＨｚのパルスである。このパルス
は、Ｂ１／Ｂ２ＳＥＬ線２６１で運ばれる値に応じて、
線３２１のＥＮＶ Ｂ１信号または線３２２上のＥＮＶ
Ｂ２信号の活動状態の間に発生する。

線３６２上の信号の立上りによって、一方のＢ４チャネ
ル上にＣＮＭデータが現れたことをプロセッサ４２０に
知らせるため、ＩＮＴＯ線３７１を介してマイクロプロ
セッサに割込みが発生する。

選択された後、直列データ４１１とクロック４１２がＨ
ＤＬＣ受信装置４００に提示される。各チャネルはそれ
ぞれヘッダ検出器を有するが、ＨＤＬＣ受信装置４００
は１つしかない。したがって、チャネル・セレクタ３６
０はどのチャネルで最初のヘッダが検出されたかを記憶
するために実施されている。データがＳＬＤバス上で時
分割されるため、検出の競合は不可能である。この実施
例の論理回路は、ＲＥＳＥＴ ＳＥＬ３８７によってマ
イクロプロセッサ２１０がリセットされるまで、ヘッダ
が見つかった最初のチャネル上でロックされる。

次に「フラグ／ゼロ削除」デコーダ４３０とシフト・ク
ロック生成機構４４０について第５図を参照して説明す
る。

フラグ／ゼロ削除デコーダ４３０は１組のラッチ６１
０、６４０、６５０と、カウンタ６００に含まれるラッ
チとを備えている。すべてのラッチは線４１２上のＣＬ
ＯＣＫ信号によってクロックされる。カウンタ６００は
７４ＬＳ１６３型の２進カウンタで、そのＬＯＡＤ入力
に送られる直列データ４１１によって同期される。カウ
ンタ６００もＣＬＯＣＫ信号４１２によってクロックさ
れる。４つのロード入力Ａ、Ｂ、Ｃ、Ｄはゼロにセット
されている。したがって、直列データ４１１上で最初の
ゼロに出会ったとき、カウンタ６００はカウントを始め
る。ＨＤＬＣ伝送の際には、フラグは６個続いた“１”
である。線４１１上に“０”状態があればカウンタ６０
０はクリアされ、“１”が６個とその後に“０”が続く
場合にだけフラグと見なされる。これは、４入力ＮＡＮ
Ｄゲート６３０による状態“６”の復号によって行なわ
れる。ＮＡＮＤゲート６３０の第１の非反転入力はカウ
ンタ６００のＱＣ出力に接続され、第２入力はカウンタ
６００のＱＡ出力に接続され、第３の非反転入力はカウ
ンタ６１０のＱＢ出力に接続され、第４の反転入力はカ
ウンタ６００のＱＤ出力に接続されている。上記のカウ
ンタ６００の状態“６”の復号は、６個の“１”の後に
続く“０”の存在を確かめるため、ラッチ６１０によ
り、１遅延で確認される。ラッチ６１０の入力は直列デ
ータ線４１１に接続されている。ラッチ６１０と６５０
のＱ出力はＮＯＲゲート６６０の２つの入力に接続され
ている。ＮＯＲゲート６６０の出力はＦＬＡＧ４３１と
呼ばれる。

当業者なら周知の如く、ＨＤＬＣ伝送では、“１”から
５個ごとに“０”を挿入することによって、データがフ
ラグと区別される。同じ２進カウンタ６００を使用し、
状態５が３入力ＮＡＮＤゲート６２０によって復号され
る。ＮＡＮＤゲート６２０の第１の非反転入力はカウン
タ６００のＱＡ出力に接続され、第２の非反転入力はカ
ウンタ６００のＱＣ出力に接続され、第３の反転入力は
カウンタ６００のＱＢ出力に接続されている。ＮＡＮＤ
ゲート６２０の出力は、線４３４上のＥＮＡＢＬＥ Ｓ
ＹＮＣＨＲＯ信号である。ＮＡＮＤゲート６２０による
復号がラッチ６４０によって遅延される。ラッチ６４０
の出力は線４３２上のＺＥＲＯ ＤＥＬ信号である。

線４３２上のＺＥＲＯ ＤＥＬ信号はシフト・クロック
生成機構４４０に送られる。クロック生成機構４４０
は、ＡＮＤゲート６８０から構成される。ＡＮＤゲート
６８０の非反転入力はＺＥＲＯ ＤＥＬ線４３２に接続
され、反転入力はＣＬＯＣＫ線４１２に接続されてい
る。ＡＮＤゲート６８０の出力は線４４１上のＳＨＩＦ
Ｔ ＣＬＯＣＫ信号である。このクロックは、線４１２
上に現れるＣＬＯＣＫ信号から導かれるものであるが、
線４３２が低レベルのとき１パルスが欠ける点が異なっ
ている。

ブロック４３０はさらにＯＲゲート６７０を含んでい
る。ＯＲゲート６７０の第１の入力はＳＥＲＩＡＬ Ｄ
ＡＴＡ線４１１に提供され、第２の入力はＮＡＮＤゲー
ト６３０の出力に接続されている。ＯＲゲート６７０の
出力は線４３３上のＦＲＡＭＥ ＳＹＮＣ信号である。

次に同期／バイト・クロック生成機構４５０について第
６図を参照しながら説明する。回路４５０は、カウンタ
６００と同じタイプの４ビット、２進カウンタ７００を
含んでいる。カウンタ７００はＣＬＯＣＫ信号４１２に
よってクロックされる。カウンタ７００のＥＮＡＢＬＥ
入力はＥＮＡＢＬＥ ＳＹＮＣＨＲＯ線４３４に接続さ
れている。カウンタ７００のＢ、Ｃ、Ｄ入力は“０”に
セットされ、Ａ入力線はＡＮＤゲート７１０の出力に接
続されている。ＡＮＤゲート７１０の第１の入力はＥＮ
ＡＢＬＥ ＳＹＮＣＨＲＯ線４３４に接続され、第２の
入力はＦＲＡＭＥ ＳＹＮＣ線４３３に接続されてい
る。カウンタ７００のＬＯＡＤ（ＬＤ）反転入力はＡＮ
Ｄゲート７２０の出力に接続されている。ＡＮＤゲート
７２０の第１の入力はＦＲＡＭＥ ＳＹＮＣ線４３３に
接続され、第２の入力はＮＯＲゲート７３０の出力に接
続されている。ＮＯＲゲート７３０の第１の入力はカウ
ンタ７００のＱＤ出力に接続され、第２の入力はＡＮＤ
ゲート７４０の出力に接続されている。ＡＮＤゲート７
４０の第１の入力はＬＯＡＤ ＨＤＬＣ線３６２に接続
され、第２の入力はＣＮＭ ＭＯＤＥ線３９３に接続さ
れている。カウンタ７００のＱＤ出力線は、活動状態の
とき状態“８”を表し、ＡＮＤゲート７５０の反転入力
に接続されている。ＡＮＤゲート７５０の第２の反転入
力はＡＮＤゲート７４０の出力に接続されている。ＡＮ
Ｄゲート７５０のＢＹＴＥ ＣＬＯＣＫ出力は、フラグ
の検出後に直列データ線４１１を介してバイトの同期を
行なう８ｋＨｚ信号を搬送する。またこの８ｋＨｚ信号
を使って、割込み制御装置を介してプロセッサ２１０に
割込みを発生させて、プロセッサ２１０に、非直列化装
置４２０の出力に供給される非直列化データを運ぶデー
タ・バス３０２の読取り動作を行なわせる。

非直列化装置要素４２０は、第７図に詳しく示してあ
る。非直列化機構４２０は、線４１１上に現れる直列デ
ータをサンプリングするための、線４１２上のＣＬＯＣ
Ｋ信号によってクロックされるラッチ８２０を含んでい
る。ラッチ８２０の出力は８ビットのシフト・レジスタ
８００の入力に接続されている。レジスタ８００は線４
４１上のＳＨＩＦＴ ＣＬＯＣＫによってクロックされ
る。シフト・レジスタ８００の８つの出力ビットは、Ｂ
ＹＴＥ ＣＬＯＣＫ信号４５１によって、８ビット・レ
ジスタ８１０にラッチされる。レジスタ８１０の出力ビ
ットは、データ・バス３０２上でプロセッサ２１０によ
って読み取ることができる。このために、８個の３状態
バッファ８３０／１ないし８３０／８が、８ビット・レ
ジスタ８１０とデータ・バス３０２の間に挿入されてい
る。プロセッサ２１０は、ＤＡＴＡ ＳＥＬ線３８３の
妥当性検査を行なうために、レジスタ・バンク３８０に
アドレスした後に、上記の読取り動作を実行する。その
結果、最終的に非直列化データがデータ・バス３０２に
送られる。

次にＢＣＣ計算器４６０について第８図を参照しながら
詳しく説明する。計算器４６０は、Ｖ．４２ＣＣＩＴＴ
スクランブラを含んでいる。このスクランブラは一般に
ＣＲＣチェッカと呼ばれ、データの逐次流れを処理する
ように設計されている。この計算器は一般に、循環冗長
検査（ＣＲＣ）を実行するために多項式値に基づく計算
機構を必要とする。その結果がブロック検査文字（ＢＣ
Ｃ）であり、フレーム検査シーケンス（ＦＣＳ）とも呼
ばれる。このＢＣＣはデータ流れの保全性が保たれるこ
とを特徴とするもので、一連の１６個のラッチ５２０／
Ｘ（Ｘ＝１〜１６）の出力で得られる。各ラッチは線４
４１上のＳＨＩＦＴ ＣＬＯＣＫ信号によってクロック
される。各ラッチ５２０／Ｘ（Ｘ＝１〜１６）の出力線
５２１／Ｘ（Ｘ＝１〜１６）は組合せ論理回路５５０に
接続され、回路５５０の出力はＤラッチ５６０の入力に
接続されている。各ラッチ５２０／Ｘ（Ｘ＝２〜１６）
の入力は対応するセレクタ５３０／Ｘ（Ｘ＝２〜１６）
の出力に接続されている。各セレクタの第１の入力線３
９４／Ｘ（Ｘ＝２〜１６）はＬＯＡＤ ＶＡＬＵＥバス
３９４からくるもので、第２の入力はラッチ５２０／
（Ｘ−１）（Ｘ＝２〜１６）の出力に接続されている。

ラッチ５２０／１の入力はセレクタ５３０／１の出力に
接続されている。セレクタ５３０／１の第１の入力はＸ
ＯＲゲート５１０の出力に接続され、第２の入力はＬＯ
ＡＤ ＶＡＬＵＥバス３９４の第１の線３９４／１に接
続されている。

各セレクタ５３０／Ｘ（Ｘ＝１〜１６）はＯＲゲート５
７０の出力線によって制御される。ＯＲゲート５７０の
第１の入力はＦＬＡＧ線４３１に接続され、第２の入力
はＬＯＡＤ ＨＬＤＣ線３６２に接続されている。

ＸＯＲゲート５１０の第１の入力はラッチ５２０／１６
の出力に接続され、第２の入力はラッチ５８０の出力線
に接続されている。ラッチ５８０はＳＨＩＦＴ ＣＬＯ
ＣＫ線４４１によってクロックされ、その入力線がＳＥ
ＲＩＡＬ ＤＡＴＡ線４１１に接続されている。ラッチ
５６０は線４３１上のＦＬＡＧ制御信号によってクロッ
クされ、有効なＢＣＣの検出を示すＱ出力線４６１を有
する。

特にＢＣＣ計算器４６０の一般的動作は次の通りであ
る。

装置がＨＤＬＣ通信セッションで動作するものと仮定す
る。本発明による装置を含む端末アダプタの遠隔通信ネ
ットワークを介して、たとえばＢ１チャネルを介してＣ
ＮＭ制御コマンドが送られると、ＣＮＭヘッダの最後の
バイトＨ９を受け取ったとき、「ＣＮＭチャネル１」デ
コーダ３５０はＨＥＡＤＥＲ １ ＤＥＴＥＣＴＥＤ線
３５１を立ち上げる。「チャネル・セレクタ」３６０
は、直列データ線４１１が５６／８４ Ｂ１ ＳＥＬ線
３８５の状態に応じて線４１２上の適当なクロックに関
連するＢ１チャネルからのデータを運ぶように、「デー
タ／クロック・セレクタ」４１０を切り替える。

チャネル・セレクタ回路３６０はまた、線３６２上にＬ
ＯＡＤ ＳＤＬＣ信号があるとき、ＢＹＴＥ ＣＬＯＣ
Ｋ線４５１を介して同期／バイト・クロック生成機構４
５８によって与えられるバイト同期を生成させる。回路
３６０はさらに、一連のセレクタ５３０／１ないし５３
０／１６を制御する線３６２上のＬＯＡＤ ＨＤＬＣ信
号によって、ＬＯＡＤ ＶＡＬＵＥバス３９４が運ぶ値
を、ＢＣＣ計算器４６０に含まれるラッチ５２０／１な
いし５２０／１６にロードする。バス３９４上の値は、
フレームの開始、すなわちＨＯバイトの受領以降にデー
タ／クロック・セレクタ４１０からの線４１１上の直列
データがＢＣＣ計算器４６０に送られた場合に、一連の
ラッチ５２０／１ないし５２０／１６に記憶されるはず
の値に対応する。したがって、ＨＤＬＣ受信装置４０
０、特に回路４００に含まれるラッチは、フレームの開
始、すなわちＣＮＭ制御フレームの最初のバイトＨＯ以
降、Ｂ１チャネルの専用になっていたかのように、所定
の状態にセットされる。上記設定の後のＢＣＣ計算器４
６０の所定の状態は、一連のラッチ５２０／Ｘに上記の
１６ビット・ワード１０００００１０１０００００００
がロードされるというものである。したがって、特定の
ＣＮＭヘッダの最後のバイトを受け取ったときのＢＣＣ
計算器４６０の所定の状態は、特定のＣＮＭヘッダの１
０バイトのシーケンスを計算したＢＣＣ計算器の状態と
同じである。

このため、何本かのデータＢチャネル間で同じＨＤＬＣ
受信装置４００を共用することができる。

第９図は、タイミング図、具体的にはＩＳＤＮインタフ
ェース制御装置２５０の出力信号に関係するタイミング
の図である。この図は、直列リンク・インタフェース・
レベルで使用される様々な入力信号のタイミング図から
なっている。直列リンク・データ（ＳＬＤ）バス２５１
は、データとコマンドの両方の情報を運ぶ直列双方向バ
スである。データはＢチャネルという２本のスロットＢ
１とＢ２に含まれる。他の２つのスロットＣとＳは、制
御及びコマンドを運ぶために使用され、本応用例では使
用しない。各スロットは、５１２ｋＨｚで直列クロック
２５２によってクロックされる８ビットからなる。ＳＤ
ＩＲ２５３は、ＳＬＤに関する情報の方向を制御するた
めに使用される。直列方向（ＳＤＩＲ）が高レベルのと
き、情報がＩＳＤＮ回線に送られ、ＳＤＩＲが低レベル
のときは、情報をＩＳＤＮ回線から受け取る。

ＥＮＶ Ｂ１ ３２１はＢ１チャネルのデータを含む時
間スロット・エンベロープであり、ＥＮＶ Ｂ２ ３２
２はＢ２チャネルのデータを含む時間スロット・エンベ
ロープである。ブロック４１０のＣＬＯＣＫ出力４１２
は、Ｂ１／Ｂ２ ＳＥＬ２６１の選択に応じて、５６／
６４ Ｂ１ ＳＥＬ信号３８５と５６／６４ Ｂ２ＳＥ
Ｌ信号３８４のどちらかである。Ｂ１ ＣＬＯＣＫ４１
２はＥＮＶ Ｂ１信号によって時間が区切られたＳＣＬ
のバーストであり、このスロットに含まれるデータをシ
フトさせるのに使用される。Ｂ２ ＣＬＯＣＫ４１２は
ＥＮＶ Ｂ２信号によって時間が区切られたＳＣＬのバ
ーストであり、このスロットに含まれるデータをシフト
されるのに使用される。

Ｆ．発明の効果 受信装置のＢＣＣ計算器により、受信したＨＤＬＣ制御
ネットワーク管理フレームに対するブロック検査文字の
計算を行ないフレームの妥当性をチェックすることがで
きる。

【図面の簡単な説明】

第１図は、ＣＣＩＴＴによって定義される如きＩＳＤＮ
遠隔通信ネットワークの全般的アーキテクチャを示す図
である。 第２図は、第３ａ図、第３ｂ図、第３ｃ図、第３ｄ図の
関係を詳しく示す図である。 第３ａ図、第３ｂ図、第３ｃ図、第３ｄ図は、それぞれ
本発明に基づくＨＤＬＣ受信装置の好ましい実施例の部
分図である。 第４図は、本発明のチャネル・セレクタ回路の詳細図で
ある。 第５図は、フラグ／ゼロ削除デコーダとシフト・クロッ
ク生成機構の概略図である。 第６図は、同期／バイト・クロック発生機構を示す図で
ある。 第７図は、非直列化回路の詳細図である。 第８図は、ＢＣＣ計算器を示す図である。 第９図は、ＩＳＤＮインタフェース制御装置の出力信号
に関するタイミング図である。 ２１０……処理装置、２５０……インタフェース制御装
置、２５４……受信対、２５５……送信対、２６０……
ＩＳＤＮコネクタ、３１０……多重化／非多重化装置、
３２０……直列リンク・インタフェース、３３０……Ｈ
ＤＬＣ送信装置、３４０、３５０……チャネル・デコー
ダ、３６０……チャネル・セレクタ・モジュール、３７
０……割込み制御装置、３８０……レジスタ・バンク、
４００……ＨＤＬＣ受信装置、４１０……データ／クロ
ック・セレクタ、４２０……非直列化装置、４３０……
フラグ／ゼロ削除デコーダ、４４０……シフト・クロッ
ク生成機構、４５０……同期／バイト・クロック生成機
構、４６０……ＢＣＣ計算器。

フロントページの続き (72)発明者 ジヤン・フランソワ・ルペネツク フランス国06100ニース、３アブエニユ・ サン・モリス、ル・ヴエルクール４番地 (72)発明者 パトリツク・ミシエル フランス国06610ラ・コード、シユマン・ フオン・ドウ・リベ（番地なし) (72)発明者 フイリツプ テリア フランス国06200ニース、バーテイマン・ アー、アヴエニユ・サント・マルゲリツト 21番地 (56)参考文献 特開 昭62−166637（ＪＰ，Ａ) 特開 昭54−76033（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】受信されたＨＤＬＣ制御ネットワーク管理
   フレームを計算し、かつこのフレームの妥当性を検査す
   るためのブロック検査文字計算器を含み、多重ＨＤＬＣ
   通信チャネルのための受信装置を有する端末アダプタに
   おいて、 前記ＨＤＬＣ通信チャネルの任意のチャネルの前記制御
   ネットワーク管理フレームに含まれる特定の制御ネット
   ワーク管理ヘッダの受信を検出する検出手段と、 この検出手段の出力に応じて、前記ブロック検査文字計
   算器を、前記特定の制御ネットワーク管理ヘッダのため
   のブロック検査文字の計算後の前記ブロック検査文字計
   算器の状態に対応する所定の状態に設定する設定手段と
   を備え、 前記検出手段は、第１のＨＤＬＣチャネルで前記特定の
   制御ネットワーク管理ヘッダの受信を検出する第１の制
   御ネットワーク管理チャネルデコーダと、第２のＨＤＬ
   Ｃチャネルで前記特定の制御ネットワーク管理ヘッダの
   受信を検出する第２の制御ネットワーク管理チャネルデ
   コーダと、前記第１及び第２の制御ネットワーク管理チ
   ャネルデコーダのどちらが前記特定の制御ネットワーク
   管理ヘッダの発生を検出したかを判定する判定手段を含
   み、 前記ブロック検査文字計算器は、前記ブロック検査文字
   の計算に伴なう基本的な中間結果を記憶する複数のラッ
   チと、そのそれぞれが前記複数のラッチの１つに接続さ
   れ、対応するラッチに所定の状態をロードすることが可
   能である複数のセレクタを含むことを特徴とする多重Ｈ
   ＤＬＣ通信チャネル受信装置を有する端末アダプタ。