JPH02226943A - ハイレベルデータリンク制御手順フレームを解析し且つ処理するためのシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 九豆立且１ １１上二皿■ユ１ 本発明は、！３０ｊｓ準プロトコルに従った、更に特に
前記標準のレベル１及び２に従った電気′！！ｉ信分野
におけるデータ伝送に係わる。

本発明は、更に特に時分割多重ＰＣ！４タイプのリンク
上でＨＤＬＣフレームを受信しａつ処理するためのシス
テムに、特にデータスイッチに係わる。

１１立盈１ 本発明の開発の背暖にある特定の実施形態は、ＰＣＭ（
パルスコード変調）リンク上に多重化され且つ例えばデ
ータスイッチと結合されたＰＣＭコントローラに一体化
された３２のチャネルを有する、ＨＤＬＣ（ハイレベル
データリンク制御手順）伝送°機／受信機に係わる。

しかし本発明の範囲は、（ＨＯＬＣ形式の代わりに）１
８０レベル２のフレーム塾代が（ＰＣＭ［の代ねりに）
伝送リンク上の多重形式チャネルの多重化と組み合わさ
れる他の実施形態に及ぶ。

１１　ＯＬ　Ｇ符号化は、データを直列化すること、並
びに、特にフレームセパレータ信号（又は「フラッグ」
）と受信末端で再計惇される２つのバイト上のフレーム
有効性表示（フレームのビットに基づくシグナチュア）
とから成る沖続的な識別可能な省 フレームにデータを米式化することからなる。

ＰＣＭ伝送技術による時分割は、ＰＣＭフレーム起！ｌ
）／停止バイトによって各々が識別されるＰＣＭフレー
ムの形で中−の物理的伝送ラインの上にＮｇの独立的な
論理チャネルを多重化する。各ＰＣＭフレーム内では、
各チャネルは予め決定されたランクの同一のバイトを割
り当てられる。

伝送末端においてＨＤＬＣフレームをＰＣＭ形式の中へ
挿入し且つその後で受信末端において前記フレームを回
収することは、伝送システムの両端に特定のシステムが
配置されることを前提とする。本発明はこの種のシステ
ムの受信部分に係わる。

スライスプロセッサに基づく専用の機器又はＰＣＭリン
クの１つのチャネルに各々が割り当てられた複数のプロ
セッサから成る、ＰＣＭタイプのチャネル上を伝送され
る１１　Ｄ　Ｌ　Ｃフレームを受信するためのシステム
が公知である。第４図に示される公知のシステムでは、
ＨＤＩＣフレームは４５で逆多全化（デマルチプレキジ
ング）された後にチャネル毎に回収される。これは、各
チャネルにつき、バッファメモリ４３に結合された専用
のＨＤＬＣ回路４１及び専用のプロセッサ４２から成る
特定のラインによって行われる。別々のチャネルに相応
するライン４４の各々は、復号されたフレーム４８が　
ＩＳＯレベル３のプロセッサ４９を伴う処理バス５０へ
と送られる前に、復号されたフレーム４８を濃縮する共
通の再多重化メモリ（リマルチブレキサメモリ）４７に
供給する。プロセッサ４２は回路４１によって供給され
るバイト及び／又は状態信号を解析する。使用される伝
送システム（ＣＣＩＴＴ　Ｎｏ、７．Ｘ、２５又は他の
プロトコル）を識別し且つ進捗情報を更新維持しながら
、プロセッサ４２は、受信メツセージを処理する役割、
即ち受信された各バイトにつき、バイトの受信をもたら
す動作を決定フる役割を果たす。更に必要に応じて、プ
ロセッサ４２は関連する他のプロセッサと通信すること
によってこの動作を行う。

この既存のシステムは完全に実用化されているが、しか
し多数の構成髪束が必要であること（各チャネルに対し
各々１つの構成要素）及びその結果としての管理の複雑
性という欠点を有する。

これらの欠点は、大量のデジタルデータを搬送する非常
に多数のラインのためのスイッチングシステムを開発す
る場合に不都合をもたらす。最近まで、３２チヤネルＰ
ＣＭリンクは制限された数のく例えば２つの）の論理チ
ャネルだけを搬送し、その他のチャネルはアナログチャ
ネルであった。

従って、各チャネルを別々に９８理することが望ましく
、更に時には不可欠であったのであり、数少ない並列チ
ャネル上における構成′ｆｉ素４１．４２．４３の多重
化は、その結果として生じる構成の順応性によって埋め
合わされた。

現在では、デジタルチャネルだけから成るＰＣ）Ｉタイ
プの伝送／受信システムが開発されている。

例えば、フランス公衆電話交換回線ネットワーク上に設
備されるよう設計された信号転送ポイント（５ＴＰ）は
、情報伝達量８４ｋｂｉｔ／ｓのＨＤ　Ｌ　Ｃチャネル
の約５００個分の処理容量を必要とする。

ネットワークのデジタル化の増大及びデータ信号伝送速
度の上昇は、益々向上する性能（ＩＳＤＮ）を提供する
サービスを導入することを可能にし、並びにより高性能
なＰＣＭ／ＨＤＬＣシステムを明かに必要としている。

この方向に泊って、チャネル状態メモリを有する単一の
多重化回路を使用する、時分ｖＪ多重チセネルのために
回ｉｉ’ｆｉ４１の機能を設置すことが公知であり、先
行のフレーム内のこのチャネルのバイトを受け取った後
で、そのチャネルの処理を止めた場所で再びチャネル処
理を始めるために、フレーム内の各チャネルのバイトを
受け取る際に、〈先行フレーム内に記憶された）チャネ
ルの状態がこのメモリ内に読み込まれる。

第４図の図表と比較すると、この図では各チャネル毎に
１つの多重化１１　Ｄ　Ｌ　Ｃ回路が逆マルチプレクサ
４５の出力側にあるにも係わらず、この種の単一な多重
化ＨＤＩＣ回路は逆マルチプレクサ４５のパノノ側に備
えられることになろう。従って、受け取られたフレーム
及びそのフレームが含むメツセージの分析及び５Ｉ！Ｌ
浬に間する要件を満たすために、チャネル数と同じだけ
の数のプロセッサ４２及びメモリ４３を使用することが
必要となろう。

本発明の目的の１つは、各フレームが特定の処理を受け
なければ成らないということを認めることはしても、各
チャネルに関し同一のハードウェア手段の激増を避ける
ために、フレームを解析及び処理すめための、全チャネ
ルに対して共通の手段から成るＰＣＭチャネル上を伝送
されるＨ　Ｄ　Ｉ　Ｃフレームを受信するためのシステ
ムを提供することである。

本発明の別の目的は、標準的なプロセッサと組み合わさ
れる時には反復的なフレーム解析タスクを実行するため
の時間を削減することを可能にする、この種のフレーム
受信及び処理システムを提供することである。

本発明の別の目的は、受信データの可変継続処理を可能
にする、この種のシステムを提供することである。本発
明の更に別の目的は、この種のシステムのために、ＰＣ
Ｍチャネル上ので異なったプロトコル（例えば、ＣＣＩ
Ｈ瀬７及びＸ、２５）の同時共存に適合可能な、高速で
、中純な設計で、且つ配線による装置を提供−すること
である。

１１立里１ 本発明は、多申ヂャネル時分割多重ＰＣＭリンク上を伝
送される１１　Ｄ　Ｌ　Ｃフレームを解析し且つ処理す
るためのシステムから成り、このシステムは、その全チ
ャネルに共通のｌ　Ｄ　Ｌ　Ｃフレームを受け取り、且
つデータバイト及びこのバイトに関連する状態情報から
成る受信ワードをフレームの形で各ＰＣＭチャネル毎に
供給するための手段と、その当該チャネル上に先行して
受け取うけれた受信ワードの機能である進捗表示を各チ
ャネル毎に少なくとも１つ含むチャネルデータメモリか
ら成るワード解析及び９＆理手段と、受信ワードが肯定
応答される時に前記データメモリをアドレス指定し且つ
読み取るための、従って前記受信ワードに合致するチャ
ネルデータを得るための手段と、受信データバイトに用
いられるべき処理及び進捗表示、修飾表示を定義する処
理情報を生じさせるために、１つの受信ワードにつき少
なくとも１つの前記状態情報と前記進捗表示を組み合わ
せるためのコード変換手段と、前記修飾表示に応答して
前記進捗表示を修飾するための及び前記チャネルデータ
メモリ内でそれを修飾するための手段と、前記９８３！
！情報によって表示される処置を前記バイトに関して行
うために、前記データバイト及び少なくとも１つの前記
処理情報を受け取る、プログラム化された自動プロセッ
サとから成る。

前記ＨＤＩＣフレーム受信手段並びに前記ワード解析及
び処理手段がＦＩＦＯ＜先入れ先出し）メモリを経由し
て通信することが有利である。

前記コード変換手段は前記自動制Ｗ装置と組み合わされ
ることが有利であり、この白！り　１ｌｔｌｌ　１０　
装置は、 一前記コード変換手段によって供給される処理情報に伴
われる現在データバイトを処理するための手段と、 一曲記処理を前記データブロックに対し実行するための
手段とから成り、 前記第１の及び第２の手段は新たなデータバイ１−旬に
ｖ４環的に始動される。

このようにして、前記自動１１ｉ１１　ｔｌＤ装置は、
伝送状況及びフレーム受信のトラッキング状況に関する
情報を前もって解析する必要がなく、各バイトの受信に
必要な処理を直接的に果たす。

現在データに係わる前記状態情報は、フレームの開始、
ブロック有効性のあるフレームの終わり、ブロック有効
性のないフレームの終わり、有効川音 在バイト、伝送誤り又は濫伐化の誤りから成る情報の少
なくとも１つから成ることが有利である。

好ましくは、ワード解析及び！ａ！Ｌｙ！１手段は、各
チャネル上に受信された各ｉｔ　ｏ　ｔ　Ｃフレームに
ついて受信バイト数を計数するための手段から成ること
が好ましく、前記バイトがその部分を形成するフレーム
全体の中での当該バイ１−のランクに従った各バイに対
する特定の処理を識別するために、前記バイト数の情報
が前記コード変換手段に供給される。又、前記コード変
換手段は同期信号の発生に一致する状態情報を受け取る
ための入力も有することが有利であり、受信された　Ｐ
ＣＭフレームの同期バイトの各々に関し前記情報がＨＤ
ＬＣ復号手段によって与えられる。

本発明の好ましい実施例の１つでは、前記ワード解析及
び処理手段は、前記チャネル情報メモリのアドレス指定
のために、前記チャネル情報をそのメモリ内に讃き込む
ための手段及びアドレスされた前記チャネル情報を前記
コード変換手段に向かって読み取るための手段と組み合
わされる、現在受信ワードのチャネルの数を決定するた
めの手段から成る。好ましくは、前記チャネル情報は各
チャネル上の現在受信フレーム内の現在バイトの少なく
とも１つのランク又は伝送チャネルの状態を含む。

本発明の別の有利な特徴によって、前記コード変換手段
によって供給される前記処理情報は、受信バイトに関し
て適用する処理プログラムのアドレスを直接的に供給す
る自助プロセッサ分岐アドレスから成る。好ましくは、
前記自動プロセッサは更に、ワード解析の次のサイクル
のトリガをかけるための手段と、現在ワードの処理のた
めのサイクル実行俊の処理手段とを含む。

本発明の他の特徴及び利点は、添付の図面から、純粋に
その一例にすぎない非限定的な実施例として与えられる
。本発明の好ましい実施例の１つについての以下の説明
を読むことによって明かになることだろう。

友」Ｌｌ 第１図に概略的に示されるように、以下で説明される実
施例は、３２番目の（ＰＣＭ標準）同期チャネルで（１
２において）多重化された３１のＨＤ　Ｌ　Ｃチャネル
１１で作られたＰＣＭタイプのリンク１０に係わる。

この例をより明確にするために、ｔ＋　Ｄ　Ｉ　Ｃチャ
ネルは、ＣＣ１７）騎７タイプの伝送プロ１−コルを使
用するＣＥＰＴ　ＰＣＭタイプのリンク（２，０４８８
ｂｉｔ／ｓ）上でデータ信号伝送速ａ８４にｂｉｔ／ｓ
で動作するということが仮定されてもよい。

第２図はＨＤＬＣフレームの４Ｍ造を示し、このフレー
ムは次のものから成る。

一フレームを分離するためのフラグｒ７ＥＪ２１゜尚、
コード「７Ｅ」は２３１！シーケンス０１１１１１１０
に等しい。

−Ｎ個のデータバイト２２゜尚、バイト数Ｎはソフトウ
ェアによって異なる（例えば、最大で１０００個のバイ
ト）。これらのデータバイトは、例えば、フレーム番号
、遠隔システムによって送信された最終フレームの番号
、そのＨＤ　Ｌ　Ｃフレーム内のメツセージの長さ表示
、及び厳密な意味におけるメツセージ２４の本体を含む
。

２つのフレーム有効性チエツクバイト２５゜これらのバ
イトはＣＲＣ（巡回冗長検査Ｃｙｃ　ｌ　１ｃＲｅｃｌ
ｕｎｄａｎｃｙ　Ｃｈｅｃｋ）バイトであり、その値は
そのフレームのビットの関数である。これらの２つのバ
イトは、例えば、特定の多項式によるそのフレームの割
り算から得られた余りから成る。

ＨＤＬＣフレームは、連続するフレームの間のフレーム
セパレータ２１と共に、各チャネル上に連続的に伝送さ
れる。伝送されるフレームがない場合には、セパレータ
フラグ２１が連続的に伝送される。

ＣＣＩＴＴ　ＮＱ７プロトコルでは、その長さによって
特徴付けられる、次のような３つのタイプのＨＤＬＣフ
レームがある。

−３つのバイトから成るＴＳＲバッデングフレーム。

−４つのバイトから成る（例えば開設時に、そのリンク
の状態を特徴付ける）■旺状態表示７）ノーム。

−７つ以上のバイトから成る丁Ｓ１４メツセージ伝送フ
レーム。

ソースデータシーケンスからこれらのＨＤＬＣフレーム
を構成するためには、特定のＵＳＡ１１Ｔ　（汎用同期
／非同期　受＠機／送信ＩＲ：　Ｕｎｉｖａｓａｌ　５
ｙｎｃｈｒ。

ｎｏｕｓ／Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｒｅｃｅｉｖｅ
ｒ／Ｔｒａｎｓｎｔｔｅｒ）装置である伝送機の使用が
必要である。この装置の機能は次の通りである。

−例えば、データを連続的なバイトの形にする、データ
の直列化。

一フレームフラグ２１の末端に関し曖昧さが生じる可能
性を避けるために、データフレーム内にシンボル１７Ｅ
」が生じることを排除すること。この１１能は、５つの
連続するバイトが「１」の値で検出されるや否や、有用
データのシーケンスの中に「０」を挿入することから成
る、所謂「透過性」規則に基づく。

−２つのＣＲＣバイト２５をそのフレームの末蝿に挿入
するために、この２つのＣＲＣバイト２５を計篩する。

−ＨＤＬＣフレームの間にフレーム分離フラグ２１を挿
入すること。

もちろん、伝送データを回収するために、次の機能を実
行することによって、受信機部分において相補的な構成
要素が使用される。

フレームフラグ２１を検出し且つ除外すること。

−伝送された有用データシーケンス２２が２つのＣＲＣ
バイト２５に一致することを検査すること。

致しない場合には、受信機は「誤り」状態に切り替わり
、例えば、フレームの再伝送を指令する。

−透過性規則に従って、伝送時にフレーム内に挿入され
た「０」を抽出すること。

並びに、 一データを逆直列化すること。

第３図は、ＰＣＭＣフレーム内造を示づ。

３２Ｘ６４にｂｉｔ／Ｓチャネルから組立られた多重化
ＰＣｌｎフレームのデータ信号位置速度は、３２ｘ６４
Ｋｂｉｔ／ｓ＝２．０４８８ｂｉｔ／ｓテある。第３図
に示されるように、データは２５６ビツトの連続ブロッ
クの形で伝送され、これが連続的に反復される。このブ
ロックは、各々が８つビットから成る３２のタイムスロ
ット３１　（ＴＳＯ，ＴＳｌ、・・・ＴＳ３１　）から
成る。バイトＴＳＯは同期信号を含む。バイトＴＳＩ〜
ＴＳ３１の各々は別々の伝送チャネルに相応する。伝送
機又は受信機の観点からは、各加入者からのデータは、
並列チャネルのデータと共に多重化されながら、２５６
ビツト毎にサンプリングされ及び送信される。

必要に応じて、バイトｌ５１６は、バイトＴＳ１、ＴＳ
２等の各々の使用を指定する標準データに相応する。

本発明によるシステムの実施例は、第５図に示されるよ
うなデータスイッチに関連して詳細に説明されることに
なる。

この種のデータスイッチは、例えば、次のものを含むマ
ルチパス・マルチプロセッサシステムから成る。

一１１ｙ！！バス５１゜ 一受信データを処理し及び適切な伝送ライン１０への再
伝送のために受信データを再編成するために遇するもの
とされた、少なくとも１つのフレーム切換えバス５２．
５３゜並びに、 −伝送／受信ライン１０への前記バスの接続。

システムバス５１．５２．５３は、互いに通信し合うた
めに又はメモリ５６のようなスレーブモジュールと通信
するために、プロセッサ５５が各バスと接続されること
を可能にする一対のバス制御１８置５４によって相互接
続される。

ＰＣＭリンク１０への接続は、好ましくは安全面の理由
から２つのバス５２．５３に並列に接続されたＰＣＭｂ
ｌＪ　Ｉｌｌ　装＠　５７を通して行われる。いずれの
時点においても、ＰＣｌ４！Ｉｔ装＠５７とバス５２．
５３との間の２つのインターフェースの内の一方だけが
アクセス管理プロセッサ６１（第６図）の制御を受けて
動作状態にある。例えば、第１のインターフェースが故
障した場合には、第２のインターフェースが作動される
ことが可能である。

第６図は、本発明が使用可能なタイプのＰＣＭ制御ｌ装
置の構造を示す。

そのＰＣＭ制ｔｉｐ装置は、管理プロセッサ６１によっ
て制御される２つの３状態バッファ回路タイプのアイソ
レーション回路６２によって、データスイッチの２つの
バス５２．５３に接続される。

管理プロセッサ６１は次のような付加的ＦＲ能を有し、 一ソースデータフレーム及び誤り率を管３１！スるため
に、バス５２．５３と接続されたプロセッサと連係して
働き、 Ｐ　ＣＨｉｉ制御装置の局所メモリ６３の管理に貢献し
、ＰＧＭ制御装置の局所バス６０の競合及び信号伝送速
度を監視し、局所バス６０上のデータのルート指定を管
理し、 一受信の肯定応答するまで、前記バス上のデータの転送
時に活性化される時間遅延を管理し、並びに、 ＰＣＭリンク１０上の伝送プロセッサ６７に対し命令を
送る。

更にＰＣＭＩ％ｌＩｌ！０装ばは、局所メモリ６３と、
並びにその制御＠置の受信及び送信回路に各々が相応す
る２つの処理ブランチ６４．６５とから成る。これらの
回路６４．６５はＰＣＭリンク１０に接続された共通の
ＰＣＭインターフェース５９と組み合わされる。

回路６４．６５の各々は、上記のように送信又は受信Ｕ
ＳＡＲＴ機能を含むプロセッサ６６．６７及び１１　Ｄ
　Ｉ−Ｃ回路６８．６９を含む。

更に特に本発明は、ＰＣＭリンク１０上を伝送されるＨ
　Ｄ　Ｌ　Ｃフレームを受信する動作に関して、回路６
４の構造及び動作に係わる。

第７図は本発明による受信システムの主要構成要素部分
を概略的に示す。

この図は次のものを示す。

−多重チャネルＰＣｌ４リンク１０から受信した１１Ｏ
Ｌ　Ｃフレームを復号するための、且つ１１　Ｄ　Ｌ　
Ｃフレームから抽出された有用なデータ７）及びそのデ
ータを特徴付ける状態情報７２を出力において供給する
ための手段７０゜ −データ７）及び状態情報７２を一時的に格納するため
のＦＩＦＯメモリ７３゜ＮＦＯ７３は復号手段７０とワ
ード解析及び処理手段７４との間のバッファメモリとし
て働く。

−ＦＩＦＯ７３からの情報を入力において受け取るワー
ド解析及び処理手段７４゜ 処理ルーチンのライブラリ７７によって受け取られた各
バイトに対して適切なように選択的な処理を指令するた
めに、ワード解析及び処理手段７４の出力を周期的に読
み取る自動プロセッサ７６゜この自動プロセッサ７６は
、ワード解析及び処理手段７４の新しい動作サイクルに
（９９において）トリガをかける役割をも担う。

ｔｌＤｌｃ１１号手段７０は大手段７０動作する。

前述のように、ＰＣ）ｌリンクは３２のタイムスロット
を搬送する。従って、最大で３１の使用可能チャネル（
ＴＳＩ〜ＴＳ３１　）及び１つの同期チャネルＴＳＯが
ある。手ｒｔ１７０はＰＣＭリンクから受け取られたデ
ータからＨＤＩＣエンベロープを取り除き、且つ時間間
隔（例えば３．８馬）当たり１つの情報項目という速度
で有用なデータを供給する。

より詳椙に古えば手段７０は、受信した各ＰＧＭフレー
ムにつき、ＰＣＭリンクの３２のチャネルの各々につき
１つのバイト７）を出力する。しかし、ＨＤ　Ｌ　Ｃ復
号は幾かの数のビット（透過性、ＣＲＣ、セパレータフ
ラグビット）のＰＣＭｆｗネルバイトを奪う。

従って手段７０は次のように動作する。

一完全なバイトを送ることが不可能な時には、「無意味
バイト」表示に伴われた無意味なパイ１−を伝送するこ
と。

一バイト値を一時的に格納するための（各チャネルに固
有の）手段の中に不完全バイトを格納すること。及び、 一史に、そのチャネルの有用なデータバイトを補完する
ために、その次のＰＣｌ４フレームからそのチャネルの
一時的な格納メモリを満たすこと。その後でその有用な
バイトは、「有効バイト」を意味する状態情報と共にＦ
ＩＦＯ７３に送られる。

従って、ＦＩＦＯ７３に送られるようなデータストリー
ム７）は次の形式を有する。

一同期コード（ＴＳＯ検出）、 一チャネル１ワード、 一チャネル２ワード、 一チャネル３ワード、 一チャネル３０ワード、 一チャネル３１ワード、 一同期コード（ＴＳＯ検出）、 一チャネル１ワード、 一チャネル２ワード −等。

ワードは、バイトの性質（フレームの開始、フレームの
終了、誤り等）を明示する状態情報７２に伴われたデー
タバイト７）（部分７））−ム）から成る。この情報は
、３つのビットがバイトＳ１＾であり及び１つが同期ビ
ット（ｓ３＝　ＴＳＯ）である４つのビットｓｏ、　ｓ
ｆ、Ｓ２、ｓ３上に符号化される。

ｓ３　　ｓ２　　ｓｌ　　ｓＯ ｏ　　ｏ　　ｏ　　Ｏ：無意味データバイト０　０　０
　１：検出フラグ（開始時に有用）＝ＩＴ効データバイ
ト ：（使用しない） ：フレームの終了（ＣＲＣ有効） ：　　ＣＲＣエラーを伴うフレームの 終了 ；実行中断原因（アボート）の 検出（７つの連続ビット「１」 である） 塗 ０　　１　　１　　１：勢式誤り Ｉ　　Ｘ　　Ｘ　　Ｘ：検出［ＴｓＯＪ。

その後ＦＩＦ０７３内に格納されたデータは、ワード解
析及び処理手段７４によって読み取られる。

ワード解析及び処理手段７４の有利な実施例は第８図に
示される。

ワード解析及び処理手段の中央ユニットはコード変換読
取り専用メモリ８０である。

このＲＯ）４はその入力において、ＨＤ　Ｌ　Ｃ符号化
回路７０からの状ＷＡ情報１２及びＦＩＦＯ７３の状態
に関する情報７８を、ＰＣＭチャネル（ＩＮＦ）の状態
及び現在フレーム（ＲＯＣ）内の現在バイトのランクに
関する情報７９と共に受け取る。出力においては、コー
ド変換メモリ８０は現在データ７）の適切な処理をＷ理
する情報８１を供給する。

処理慎１１８１は、出てくるデータのための適切な処理
をそれによって識別する自動プロセッサ７６によりて、
データ７）と同時に読み取られる。

コード変換メモリ８０は次の回路と共に動作する。

−そのデータの１き込み信号と共に、上流のＨＤＬＣ回
路７０によって送られた、処理されるべきデータの入力
のための１ＦＯ７３゜及び、−チャネル情報メモリ８５
．８６（チャネル当たり８ピツト）に向くように働かさ
れ及び使用されるチャネル番号を再構成する５ビツト計
数器８４゜計数器８４はＴＯＳコードが存在する時に（
８７において）リセットされる。ＦＩＦＯチャネルが空
ならば、反対の場合には増分される。

サイクルの終わる場所でクロッキングが生じ、通常の構
成要素を使用することを可能にする。

チャネル情報メモリ８５．８６はオペレータ９０からの
データを受け取り、且つ次の２つの情報フィールドを含
む。

ＩＮＦフィールド８６：これは、チャネルの状態（サー
ビス中、サービス中でない、Ｎ７でのバイト計数モード
、等）及びチャネルのプロトコルタイプを明示する。こ
の情報は外部リンク８９から来る。

チャネル情報８６は初期設定時に設定されるが、任意の
時に修正されることが可能である。及び、ＲＯＣ（ｒ受
信バイトのランク］）フィールド８５：これは各バイト
が受け取られる時にクロックオンされる（又はされない
）４ビツト計数器である。この計数器はオペレータ９０
によって増分され、且つフレームヘッダバイトの特定の
処理及びフレームの性質（Ｎ７でのＴＳＲパッディング
フレーム及びＴＳＥ状態フレーム、有用なメツセージフ
レーム等）をそれらの長さから識別することを可能にす
る。

ＲＯＣフィールドは「フレームの終わり又は故障の検出
」の事件に対応して解除されるが、「不完全なバイト」
の場合にはその値を保持する。

現在バイトのランクの処理は、受け取られたフレームの
各々をその長さに従って選択的に処理することを可能に
する。第１０図に示されるように、ＴＳＲパッティング
フレーム（２バイト）、ＴＳＥ状態フレーム（３バイト
）及びＩＳＨメツセージフレーム（少なくとも７バイト
）を識別することが可能である。

状態図は次のように説明される。

ワード解析及び処理装置増分器９０は、ＦＩＦＯ７３か
ら受け取られた有効バイトが所与のチャネルについて認
められる毎に、ＲＯＣフィールドを１つづつ増分させる
。フレームバイト（ｍの終わりが受け取られるや否や、
そのフレームの長さ及び従ってそのフレームの性質（Ｔ
ＳＲ，τＳＥ、τＳＭ）が識別される。

そのフレームの長さが想定される場合のいずれとも合致
しないならば、そのシステムはＥＲエラー処理ルーチン
に行く。

最終の４つの値をループすることは、メツセージフレー
ムの処理（４つの中からの１バイトに対する長さ尼過テ
スト、マルチＤＭＡ機能等）のためのプロセッサを補助
する。

第８図の手段７４の動作サイクルは、ＰＣＭリンク１０
のチャネルの１つに受け取られるバイトを受け取り且つ
処理する準備が自動プロセッサ７６に整っている時に、
自動プロセッサ７６から生じるトリガ−１１信号を（９
５において）受け取ると共に開始する。

この信号は、データ信号７）及び処理情報８１を自動プ
ロセッサ７６に転送するスイッチを開くが、当該の情報
はこの時にはまだ準備が整っていない。

更に信号９５が、装置７４の動作サイクル全体のために
必要とされる切曲信号を作り出す制御ロジックの動作に
トリガをかける。しかし、用意されたＦＩＦＯ信号７８
が無いことがそうしたサイクルをすべて抑制する。

信号９５は又、コード変換￥Ｒ＠を成すメモリ８０内の
読み取りサイクルをも引き起こす。上述されたように、
そのアドレスは、当該チャネルに適用されるプロトコル
のタイプ又は状態を特徴付ける信＠７９．７２．７８（
ＩＮＦ＞　、現在フレーム開始以俊に受け取られたバイ
ト数（ＲＯＣ）、更に適切な場合には、上記の表に示さ
れたような、受け取られたバイトのルート指定又はその
フレーム内の位置の状況に応じた状態情報＜９０〜９３
）、及び、上述されたようなＦＩＦＯの状態（空か又は
占有されているか）から構成される。コード変換装置へ
の直接的な応答は、データバイト７）に応答して実行さ
れなければならないプログラムを（前述されたように）
識別する処理情報を含む、このアドレスに讃き込まれた
情報を供給することである。第９図に示されるように、
この情報は、自動プロセッサ７６がその終わりに読み取
り動作を行う最後から３番目の１８０ｎｓの時間間隔に
おいて得ることが可能である。従って、バイト７）及び
このバイトを処理するためのプログラムに対し予備操作
なしにそれがアクセスすることを可能にする処理情報を
、自動プロセッサ７８は非常に短時間の内に受け取る。

３．８８Ｉｔｓ毎に１つのバイトという速度で様々なチ
ャネルから到着し、且つプロトコルチャネル状態、現在
フレームタイプ及びフレーム受信の進捗に関して相違す
るバイトを処理しなければならないが故に、どの処理プ
ログラムが適用されるべきか識別が可能となる以前に、
プログラムされた自動プロセッサ７Ｇが多数の連続動作
を実行することを開始しな（プればならなくなってしま
うという理由から、時間節約は季要である。超高速なく
従って非常に高価な）プロセッサが使用されない場合に
は、自動詞ｍ装＠７６がＣＥＰＴタイプのＰＣｌ４シス
テムの３１のチャネルを処理ることが不可能となるだろ
うとさえ言えるかも知れない。

増分器９０に与えられた信号９２は、以前に読み取られ
且つメモリ８５．８６の出力において使用可能な情報Ｒ
ＯＣ＋　　ＩＮＦが、全く同一の状態において又は前述
のように増分されたＲＯＣフィールドを伴って前記メモ
リの入力に戻されることを引き起こす。

％りてその後にロジック９４がメモリ８５．８６に適用
される信＠９３を生じる時には、（おそらく増分器９０
によって増分された）情報が、その時に常に当該チャネ
ルのそれであるアドレスに再−込みされる。

信号９６はその後でロジック９４によって生じさせられ
、その次のチャネルに関する読み取り動作を指令するＦ
ＩＦＯ増分入力に適用される。

信号９６の終わりはチャネル計数器８４を増分する一時
的信号８８を作り出す。信号９３の不在はメモリ８５．
８６を読み取らせ、情報ＲＯＣ＋ＩＮＦをその次のチャ
ネルに送り、従って、自動プロセッサがその次のバイト
を求めるとすぐに、この情報は使用可能であり、自動プ
ロセッサは前述の操作サイクルの開始に戻る。

【図面の簡単な説明】

第１図は、本発明の伝送システムを含む、３１チヤネル
のＰＣＭリンクの伝送システムの概略図、第２図はＨＤ
　Ｌ　Ｃフレームの＠造を示′１ｊＩｌ略図、第３図は
ＰＣＭフレームの＃ｌ造を示す概略図、第４図は、各チ
ャネル毎に別々のＨＤＬＣＩ号を伴う、ＰＧＭタイプの
チャネル上のＨＤＩＣフレームを受信するためのシステ
ムの公知の実施形態の概略図、第５図はデータスイッチ
内でのＰＣＭ制御装置の実施を示す概略図、第６図は本
発明による伝送システムが適用可能なＰＣＭ制御装置を
示す概略図、第７図は本発明のワード解析及び処理手段
の好ましい実施例を示す概略図、第８図は本発明のＨＤ
　Ｌ　Ｃフレーム伝送及び受信システムのワード解析及
び処理手段を構成する主要回路を示す概略図、第９図は
７）ノ−ム全体の使用可能バイトの数に基づくフレーム
識別を概略的に示す状態図、第１０図は本発明による自
動プロセッサによる、ワード解析及び処３！Ｉ！手段の
読み取りサイクルのシーケンスを示す図である。 １０・・・・・・ＰＣＭタイプリンク、　１１・・・・
・・３１ＨＤＬＣチヤネル、５１，５２．５３・・・・
・・システムバス、５９・・・共通ＰＣＭインターフェ
ース、６６・・・受信プロセッサ、　６７・・・・・・
伝送プロセッサ、６８・・・・・・受信）１０１０回路
、　６９・・・・・・伝送ＨＤＩＣ回路、７０・・・・
・・ＨＤＬＣ？’ｆ号化回路、　７３・・・・・・ＦＩ
ＦＯメモリ、７４・・・・・・ワード解析及び処理手段
、７６・・・・・・自動プロセッサ。

Claims (11)

【特許請求の範囲】
1. （１）多重チャネル時分割多重ＰＣＭ（パルスコード変
   調）リンク上を伝送されるＨＤＬＣ（ハイレベルデータ
   リンク制御手順）フレームを解析し且つ処理するための
   システムであって、その全チャネルに共通のＨＤＬＣフ
   レームを受け取り、且つデータバイト及びこのバイトに
   関連する状態情報から成る受信ワードをフレームの形で
   各ＰＣＭチャネル毎に供給するための手段と、チャネル
   上に先行して受け取られた受信ワードの機能である進捗
   表示を各チャネル毎に少なくとも１つ含むチャネルデー
   タメモリから成るワード解析及び処理手段と、受信ワー
   ドが肯定応答される時に前記データメモリをアドレス指
   定し且つ読み取るための、従つて前記受信ワードに合致
   するチャネルデータを得るための手段と、受信データバ
   イトに用いられるべき処理、及び進捗表示、修飾表示を
   定義する処理情報を生じさせるために、１つの受信ワー
   ドにつき少なくとも１つの前記状態情報と前記進捗表示
   を組み合わせるためのコード変換手段と、前記修飾表示
   に応答して前記進捗表示を修飾するための及び前記チャ
   ネルデータメモリ内でそれを修飾するための手段と、前
   記処理情報によって表示される処置を前記バイトに関し
   て行うために、前記データバイト及び少なくとも１つの
   前記処理情報を受け取る、プログラム化された自動プロ
   セッサとから成るシステム。
2. （２）更に、前記フレーム受信手段と前記ワード解析及
   び処理手段との間にＦＩＦＯ（先入れ先出し）メモリを
   含む請求項１に記載のシステム。
3. （３）現在データバイトに係わる前記状態情報が、フレ
   ーム開始、ブロック有効性のあるフレームの終わり、ブ
   ロック有効性のないフレームの終わり、現在有効バイト
   、伝送誤り又は書式化の誤りの少なくとも１つを含む請
   求項１に記載のシステム。
4. （４）前記ワード解析及び処理手段が、各チャネル上に
   受信された各ＨＤＬＣフレーム毎に受信バイト数を計数
   するための手段から成り、そのフレーム内での当該バイ
   トの位置に従って各バイトの特定の処理を識別するため
   に、前記バイト数が前記コード変換手段に供給される請
   求項１に記載のシステム。
5. （５）前記コード変換手段が周期信号の発生に一致する
   状態情報を受け取るための入力を有し、受信ＰＣＭフレ
   ームの同期信号の各々について前記情報が前記ＨＤＬＣ
   復号手段によつて供給される請求項１に記載のシステム
   。
6. （６）前記ワード解析及び処理手段が、前記チャネルデ
   ータをそのメモリ内に書き込むための手段及び前記コー
   ド変換手段による更なる処理のために前記チャネルデー
   タを読み取るための手段と組み合わされて働く、現在受
   信ワードのチャネルの数を決定するための手段によつて
   アドレスされたチャネルデータのためのメモリから成る
   請求項１に記載のシステム。
7. （７）前記チャネルデータが、各チャネル内に受け取ら
   れた現在フレーム内の現在バイトの少なくとも１つの位
   置又は伝送チャネルの状態を含む請求項６に記載のシス
   テム。
8. （８）前記コード変換手段によって供給される処理信号
   と共に現在データバイトを処理するための第１の手段と
   、前記データバイトを処理するための第２の手段とから
   成り、且つ前記第１の手段及び第２の手段が新たなデー
   タバイト毎に循環的に活動化される、自動解析プロセッ
   サと組み合わされて働くのに適するものにされた請求項
   １に記載のシステム。
9. （９）前記自動プロセッサが、ワード処理サイクルの各
   々を行つた後でトリガをかけられたワード解析及び処理
   手段の新たなサイクルの各々にトリガをかけるための手
   段から成る請求項１に記載のシステム。
10. （１０）前記コード変換手段がＲＯＭである請求項１に
    記載のシステム。
11. （１１）前記コード変換手段の出力において供給される
    前記処理情報が処理プログラムへの分岐化のための論理
    アドレスである請求項１に記載のシステム。