JPH09233181A - Ｖ５インタフェースの構成方式 - Google Patents
Ｖ５インタフェースの構成方式Info
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- JPH09233181A JPH09233181A JP8033407A JP3340796A JPH09233181A JP H09233181 A JPH09233181 A JP H09233181A JP 8033407 A JP8033407 A JP 8033407A JP 3340796 A JP3340796 A JP 3340796A JP H09233181 A JPH09233181 A JP H09233181A
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Telephonic Communication Services (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】
【課題】Ｖ５インタフェースに関し、Ｖ５インタフェー
ス機能を１チップＬＳＩ化するための、Ｖ５インタフェ
ースの構成方式を提供することを目的とする。 【解決手段】交換網に接続されたローカル交換機と伝送
路を介して接続されたアクセスネットワークにおける、
Ｖ５インタフェースのＨＤＬＣ部の処理を行う機能と、
ＬＡＰ−Ｖ５プロトコルの処理を行う機能と、ＩＳＤＮ
のフレームリレーの処理を行う機能と、該各機能が必要
とする外部ＲＡＭ１２との間のデータの授受のためのＤ
ＭＡ制御の機能とを行う、Ｖ５インタフェース処理部
を、１チップのＶ５ＬＳＩ１１によって実現する。
ス機能を１チップＬＳＩ化するための、Ｖ５インタフェ
ースの構成方式を提供することを目的とする。 【解決手段】交換網に接続されたローカル交換機と伝送
路を介して接続されたアクセスネットワークにおける、
Ｖ５インタフェースのＨＤＬＣ部の処理を行う機能と、
ＬＡＰ−Ｖ５プロトコルの処理を行う機能と、ＩＳＤＮ
のフレームリレーの処理を行う機能と、該各機能が必要
とする外部ＲＡＭ１２との間のデータの授受のためのＤ
ＭＡ制御の機能とを行う、Ｖ５インタフェース処理部
を、１チップのＶ５ＬＳＩ１１によって実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、新しいディジタル
交換機インタフェースであるＶ５インタフェースに関
し、特にＶ５インタフェース機能を１チップＬＳＩ化す
るための、Ｖ５インタフェースの構成方式（アーキテク
チャ）に関するものである。
交換機インタフェースであるＶ５インタフェースに関
し、特にＶ５インタフェース機能を１チップＬＳＩ化す
るための、Ｖ５インタフェースの構成方式（アーキテク
チャ）に関するものである。
【０００２】Ｖ５インタフェースは、交換網の端局に相
当するローカル交換機（Local Exchanger ：ＬＥ）と、
加入者線の多重装置に相当するアクセスネットワーク
（Access Network：ＡＮ）間のインタフェース仕様であ
って、ＩＴＵ−ＴのＳＧ１３によって、標準化されたも
のである。
当するローカル交換機（Local Exchanger ：ＬＥ）と、
加入者線の多重装置に相当するアクセスネットワーク
（Access Network：ＡＮ）間のインタフェース仕様であ
って、ＩＴＵ−ＴのＳＧ１３によって、標準化されたも
のである。
【０００３】Ｖ５インタフェースにおいては、Ｖ５イン
タフェースの規格に準拠したＬＡＰ−Ｖ５（Link Acces
s Procedure for Ｖ５) プロトコル，ＩＳＤＮ（Integr
atedService Digital Network）フレームリレー，ＤＭ
ＡＣ（Direct Memory AccessControl）の各機能を、１
チップのＬＳＩによって実現することが要求されてい
る。
タフェースの規格に準拠したＬＡＰ−Ｖ５（Link Acces
s Procedure for Ｖ５) プロトコル，ＩＳＤＮ（Integr
atedService Digital Network）フレームリレー，ＤＭ
ＡＣ（Direct Memory AccessControl）の各機能を、１
チップのＬＳＩによって実現することが要求されてい
る。
【０００４】
【従来の技術】Ｖ５インタフェースは、２．０４８Ｍｂ
ｐｓ（６４ｋｂｐｓ×３２タイムスロット）を基本単位
としており、電話機の音声やＩＳＤＮ端末のＢチャネル
データのようなベアラデータは、すべて１つのタイムス
ロット（６４ｋｂｐｓ）単位で伝送される。また、ロー
カル交換機（ＬＥ）とアクセスネットワーク（ＡＮ）間
の制御データは、コミュニケーションチャネルと呼ばれ
る特定のタイムスロットを使用して伝送される。
ｐｓ（６４ｋｂｐｓ×３２タイムスロット）を基本単位
としており、電話機の音声やＩＳＤＮ端末のＢチャネル
データのようなベアラデータは、すべて１つのタイムス
ロット（６４ｋｂｐｓ）単位で伝送される。また、ロー
カル交換機（ＬＥ）とアクセスネットワーク（ＡＮ）間
の制御データは、コミュニケーションチャネルと呼ばれ
る特定のタイムスロットを使用して伝送される。
【０００５】図１７は、２．０４８Ｍｂｐｓの伝送フォ
ーマットを示したものである。図中において、ＴＳ０は
フレーム同期用タイムスロット、ＴＳ１〜ＴＳ１４はベ
アラデータ用タイムスロット、ＴＳ１５，ＴＳ１６はベ
アラデータ用タイムスロットまたはコミュニケーション
チャネル用タイムスロット、ＴＳ１７〜ＴＳ３０はベア
ラデータ用タイムスロット、ＴＳ３１はベアラデータ用
タイムスロットまたはコミュニケーションチャネル用タ
イムスロットである。
ーマットを示したものである。図中において、ＴＳ０は
フレーム同期用タイムスロット、ＴＳ１〜ＴＳ１４はベ
アラデータ用タイムスロット、ＴＳ１５，ＴＳ１６はベ
アラデータ用タイムスロットまたはコミュニケーション
チャネル用タイムスロット、ＴＳ１７〜ＴＳ３０はベア
ラデータ用タイムスロット、ＴＳ３１はベアラデータ用
タイムスロットまたはコミュニケーションチャネル用タ
イムスロットである。
【０００６】コミュニケーションチャネルのデータは、
メッセージ形式からなっている。この場合のメッセージ
形式としては、ＩＳＤＮのＬＡＰ−Ｄプロトコルを基本
とした、ＬＡＰ−Ｖ５と呼ばれる、独自のプロトコルを
使用する。また、ＩＳＤＮのＤチャネルフレームも、こ
のＬＡＰ−Ｖ５と同じフレームフォーマットに変換され
て、同一のタイムスロット（コミュニケーションチャネ
ル）によって伝送される。
メッセージ形式からなっている。この場合のメッセージ
形式としては、ＩＳＤＮのＬＡＰ−Ｄプロトコルを基本
とした、ＬＡＰ−Ｖ５と呼ばれる、独自のプロトコルを
使用する。また、ＩＳＤＮのＤチャネルフレームも、こ
のＬＡＰ−Ｖ５と同じフレームフォーマットに変換され
て、同一のタイムスロット（コミュニケーションチャネ
ル）によって伝送される。
【０００７】図１８は、ＬＡＰ−Ｖ５フレームのフォー
マットを示したものであって、（ａ）はＬＡＰ−Ｖ５フ
レーム（Ｖ５−エンベロープフレーム（Envelope Fram
e））のフォーマット、（ｂ）はＥＦアドレス（Envelop
e Function Address ：ＥＦａｄｄｒ）とフレーム内容
との対比を示したものである。
マットを示したものであって、（ａ）はＬＡＰ−Ｖ５フ
レーム（Ｖ５−エンベロープフレーム（Envelope Fram
e））のフォーマット、（ｂ）はＥＦアドレス（Envelop
e Function Address ：ＥＦａｄｄｒ）とフレーム内容
との対比を示したものである。
【０００８】図１８（ａ）に示すように、ＬＡＰ−Ｖ５
フレームは、ＥＦアドレスを表示するアドレスフィール
ドと、ＥＦアドレスに対応するデータを表示するインフ
ォメーションと、これらに対する誤り検出用のフレーム
チェックシーケンス（ＦＣＳ）とに対して、始めと終わ
りにフラグ（Flag）を付加して構成されている。ＥＦア
ドレスは１３ビットからなり、３ビットのエラービット
を付加されている。エラービットは、００１が正常時を
示し、その他の場合は異常である。
フレームは、ＥＦアドレスを表示するアドレスフィール
ドと、ＥＦアドレスに対応するデータを表示するインフ
ォメーションと、これらに対する誤り検出用のフレーム
チェックシーケンス（ＦＣＳ）とに対して、始めと終わ
りにフラグ（Flag）を付加して構成されている。ＥＦア
ドレスは１３ビットからなり、３ビットのエラービット
を付加されている。エラービットは、００１が正常時を
示し、その他の場合は異常である。
【０００９】ＥＦアドレスの表すフレーム内容は、０〜
８１７５はＩＳＤＮのＤチャネルを表示するユーザポー
トの情報、８１７６〜８１８０はＬＡＰ−Ｖ５プロトコ
ルの情報、８１８１〜８１９１は予備である。
８１７５はＩＳＤＮのＤチャネルを表示するユーザポー
トの情報、８１７６〜８１８０はＬＡＰ−Ｖ５プロトコ
ルの情報、８１８１〜８１９１は予備である。
【００１０】さらにＬＡＰ−Ｖ５プロトコルの情報中、
８１７６は電話（ＰＳＴＮ：PublicSwitched Telephone
Network ）のシグナリング情報、８１７７はＶ５イン
タフェースの接続用情報（Control Protocol）、８１７
８はベアラチャネルコネクション（Bearer Channel Con
nection ：ＢＣＣ）プロトコルの情報、８１７９はプロ
テクションプロトコルの情報、８１８０はリンクコント
ロールプロトコルの情報である。
８１７６は電話（ＰＳＴＮ：PublicSwitched Telephone
Network ）のシグナリング情報、８１７７はＶ５イン
タフェースの接続用情報（Control Protocol）、８１７
８はベアラチャネルコネクション（Bearer Channel Con
nection ：ＢＣＣ）プロトコルの情報、８１７９はプロ
テクションプロトコルの情報、８１８０はリンクコント
ロールプロトコルの情報である。
【００１１】図１９は、本発明が適用されるネットワー
クの構成を示したものであって、１は交換網、２は交換
網１に接続されたローカル交換機（ＬＥ）であるＶ５交
換機、３はＶ５交換機２とＶ５インタフェースの伝送路
を介して接続されたアクセスネットワーク（ＡＮ）であ
る。
クの構成を示したものであって、１は交換網、２は交換
網１に接続されたローカル交換機（ＬＥ）であるＶ５交
換機、３はＶ５交換機２とＶ５インタフェースの伝送路
を介して接続されたアクセスネットワーク（ＡＮ）であ
る。
【００１２】アクセスネットワーク３において、４はＶ
５交換機２との間におけるＶ５インタフェースの機能を
備えたＶ５インタフェース処理（Ｖ５Ｉ／Ｆ）部、５は
複数の電話機６を接続するＰＳＴＮ加入者インタフェー
ス部、７は複数のＩＳＤＮ端末８を接続するＩＳＤＮ加
入者インタフェース部、９はＶ５ＬＳＩ４，ＰＳＴＮ加
入者インタフェース部５，ＩＳＤＮ加入者インタフェー
ス部７の動作を制御するシステム管理部である。
５交換機２との間におけるＶ５インタフェースの機能を
備えたＶ５インタフェース処理（Ｖ５Ｉ／Ｆ）部、５は
複数の電話機６を接続するＰＳＴＮ加入者インタフェー
ス部、７は複数のＩＳＤＮ端末８を接続するＩＳＤＮ加
入者インタフェース部、９はＶ５ＬＳＩ４，ＰＳＴＮ加
入者インタフェース部５，ＩＳＤＮ加入者インタフェー
ス部７の動作を制御するシステム管理部である。
【００１３】図２０は、ＰＳＴＮ使用時におけるネット
ワークの動作例を示したものであって、図１９の場合と
同じものを同じ番号で示し、１０はＶ５交換機２の動作
を制御するシステム管理部である。図中、太線によって
信号の流れを表している。
ワークの動作例を示したものであって、図１９の場合と
同じものを同じ番号で示し、１０はＶ５交換機２の動作
を制御するシステム管理部である。図中、太線によって
信号の流れを表している。
【００１４】図２０において、電話機６からの音声デー
タは、Ｖ５インタフェースのユーザデータチャネル（Ｔ
Ｓ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）における、いず
れかのタイムスロットを使用して送受信される。また電
話機６からのフック情報（フックオン，フックオフ）や
ダイヤルパルス情報は、アクセスネットワーク３のシス
テム管理部９においてＶ５のメッセージ形式に変換さ
れ、Ｖ５インタフェースのコミュニケーションチャネル
（ＴＳ１５，ＴＳ１６，ＴＳ３１）における、いずれか
のタイムスロットを使用して、Ｖ５交換機２のシステム
管理部１０との間でやりとりされる。
タは、Ｖ５インタフェースのユーザデータチャネル（Ｔ
Ｓ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）における、いず
れかのタイムスロットを使用して送受信される。また電
話機６からのフック情報（フックオン，フックオフ）や
ダイヤルパルス情報は、アクセスネットワーク３のシス
テム管理部９においてＶ５のメッセージ形式に変換さ
れ、Ｖ５インタフェースのコミュニケーションチャネル
（ＴＳ１５，ＴＳ１６，ＴＳ３１）における、いずれか
のタイムスロットを使用して、Ｖ５交換機２のシステム
管理部１０との間でやりとりされる。
【００１５】図２１は、ＩＳＤＮ使用時におけるネット
ワークの動作例を示したものであって、図２０の場合と
同じものを同じ番号で示し、図中、太線によって信号の
流れを表している。
ワークの動作例を示したものであって、図２０の場合と
同じものを同じ番号で示し、図中、太線によって信号の
流れを表している。
【００１６】図２１において、ＩＳＤＮ端末８からのＢ
チャネルデータは、Ｖ５インタフェースのユーザデータ
チャネル（ＴＳ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）に
おける、いずれかの２つのタイムスロットを使用して送
受信される。またＩＳＤＮ端末８からのＤチャネルデー
タは、アクセスネットワーク３のシステム管理部９にお
いてＥＦアドレスを付加して、Ｖ５のＩＳＤＮフレーム
リレーの形式に変換され、Ｖ５インタフェースのコミュ
ニケーションチャネル（ＴＳ１５，ＴＳ１６，ＴＳ３
１）における、いずれかのタイムスロットを使用して、
Ｖ５交換機２のシステム管理部１０との間で送受信され
る。
チャネルデータは、Ｖ５インタフェースのユーザデータ
チャネル（ＴＳ１〜ＴＳ１４，ＴＳ１７〜ＴＳ３０）に
おける、いずれかの２つのタイムスロットを使用して送
受信される。またＩＳＤＮ端末８からのＤチャネルデー
タは、アクセスネットワーク３のシステム管理部９にお
いてＥＦアドレスを付加して、Ｖ５のＩＳＤＮフレーム
リレーの形式に変換され、Ｖ５インタフェースのコミュ
ニケーションチャネル（ＴＳ１５，ＴＳ１６，ＴＳ３
１）における、いずれかのタイムスロットを使用して、
Ｖ５交換機２のシステム管理部１０との間で送受信され
る。
【００１７】
【発明が解決しようとする課題】図１９に示されたＶ５
インタフェース処理部は、アクセスネットワークの小型
化のために、１チップのＬＳＩ化することが望ましい。
しかしながら、Ｖ５インタフェース機能を１チップ化す
るためには、種々の問題点があって、従来、実現されて
いない。
インタフェース処理部は、アクセスネットワークの小型
化のために、１チップのＬＳＩ化することが望ましい。
しかしながら、Ｖ５インタフェース機能を１チップ化す
るためには、種々の問題点があって、従来、実現されて
いない。
【００１８】すなわち、単純に複数のチャネルのＬＡＰ
−Ｖ５フレームやＩＳＤＮフレームの処理を実現するも
のとすると、回路規模が莫大なものになって、１チップ
化は困難である。また、プロセッサの負荷も大きくなっ
て、一つのプロセッサで処理を行うことは困難になる。
−Ｖ５フレームやＩＳＤＮフレームの処理を実現するも
のとすると、回路規模が莫大なものになって、１チップ
化は困難である。また、プロセッサの負荷も大きくなっ
て、一つのプロセッサで処理を行うことは困難になる。
【００１９】本発明は、このような従来技術の課題を解
決しようとするものであって、Ｖ５インタフェースの規
格に準拠したＬＡＰ−Ｖ５プロトコル，ＩＳＤＮフレー
ムリレー，ＤＭＡＣの各機能を、１チップのＬＳＩによ
って実現することが可能な、Ｖ５インタフェースの構成
方式を提供することを目的としている。
決しようとするものであって、Ｖ５インタフェースの規
格に準拠したＬＡＰ−Ｖ５プロトコル，ＩＳＤＮフレー
ムリレー，ＤＭＡＣの各機能を、１チップのＬＳＩによ
って実現することが可能な、Ｖ５インタフェースの構成
方式を提供することを目的としている。
【００２０】
【課題を解決するための手段】以下、上述の本発明の課
題を解決するための具体的手段を記述する。
題を解決するための具体的手段を記述する。
【００２１】(1) 交換網１に接続されたローカル交換機
２と伝送路を介して接続されたアクセスネットワーク３
において、Ｖ５インタフェースのＨＤＬＣ部の処理を行
う機能と、ＬＡＰ−Ｖ５プロトコルの処理を行う機能
と、ＩＳＤＮのフレームリレーの処理を行う機能と、こ
れら各機能が必要とする外部ＲＡＭ１２との間のデータ
の授受のためのＤＭＡ制御の機能とを１チップのＬＳＩ
によって実現する。
２と伝送路を介して接続されたアクセスネットワーク３
において、Ｖ５インタフェースのＨＤＬＣ部の処理を行
う機能と、ＬＡＰ−Ｖ５プロトコルの処理を行う機能
と、ＩＳＤＮのフレームリレーの処理を行う機能と、こ
れら各機能が必要とする外部ＲＡＭ１２との間のデータ
の授受のためのＤＭＡ制御の機能とを１チップのＬＳＩ
によって実現する。
【００２２】(2) (1) の場合に、Ｖ５インタフェースに
おけるＨＤＬＣ部の処理を行うＨＤＬＣ処理部１６にお
いて、コミュニケーションチャネルを受信する際に、Ｖ
５−エンベロープフレームを分離して、各エンベロープ
ファンクションアドレスごとに処理を行う。
おけるＨＤＬＣ部の処理を行うＨＤＬＣ処理部１６にお
いて、コミュニケーションチャネルを受信する際に、Ｖ
５−エンベロープフレームを分離して、各エンベロープ
ファンクションアドレスごとに処理を行う。
【００２３】(3) (2) の場合に、受信したコミュニケー
ションチャネルからＶ５−エンベロープフレームを分離
する際に、エラーフレームおよび受信側でサポートされ
ていないエンベロープフレームを検出して棄却する。
ションチャネルからＶ５−エンベロープフレームを分離
する際に、エラーフレームおよび受信側でサポートされ
ていないエンベロープフレームを検出して棄却する。
【００２４】(4) (2) の場合に、受信したコミュニケー
ションチャネルからＶ５−エンベロープフレームを分離
する際に、このＶ５−エンベロープフレームに付加され
た開始フラグと終了フラグとを同時に削除してから、各
エンベロープファンクションアドレスごとに処理を行
う。
ションチャネルからＶ５−エンベロープフレームを分離
する際に、このＶ５−エンベロープフレームに付加され
た開始フラグと終了フラグとを同時に削除してから、各
エンベロープファンクションアドレスごとに処理を行
う。
【００２５】(5) (2) の場合に、受信したコミュニケー
ションチャネルからＶ５−エンベロープフレームを分離
する際に、開始フラグおよび終了フラグとの混同を防止
するためにデータ中に予め挿入されている“０”の削除
を同時に行ってから、各エンベロープファンクションア
ドレスごとに処理を行う。
ションチャネルからＶ５−エンベロープフレームを分離
する際に、開始フラグおよび終了フラグとの混同を防止
するためにデータ中に予め挿入されている“０”の削除
を同時に行ってから、各エンベロープファンクションア
ドレスごとに処理を行う。
【００２６】(6) (1) の場合に、ＬＡＰ−Ｖ５処理部１
８からの複数のＣ−パスのデータをＨＤＬＣ処理部１６
においてコミュニケーションチャネルに多重して送信す
る際に、送信するＣ−パスのデータの競合調停を行った
のちに開始フラグと終了フラグとを付加してＶ５−エン
ベロープフレームの形式にして送信する。
８からの複数のＣ−パスのデータをＨＤＬＣ処理部１６
においてコミュニケーションチャネルに多重して送信す
る際に、送信するＣ−パスのデータの競合調停を行った
のちに開始フラグと終了フラグとを付加してＶ５−エン
ベロープフレームの形式にして送信する。
【００２７】(7) (6) の場合に、開始フラグおよび終了
フラグの付加と同時にデータ中における開始フラグおよ
び終了フラグとの混同を防止するための“０”挿入を行
う。
フラグの付加と同時にデータ中における開始フラグおよ
び終了フラグとの混同を防止するための“０”挿入を行
う。
【００２８】(8) (1) の場合に、Ｖ５インタフェースに
おいてＩＳＤＮフレームリレーを行う際に、受信したフ
レームのデータ部分をメモリに格納するとき、予めメモ
リの先頭の２バイトを空けて受信データを格納すること
によって、この空き領域に任意のエンベロープファンク
ションアドレスを設定する。
おいてＩＳＤＮフレームリレーを行う際に、受信したフ
レームのデータ部分をメモリに格納するとき、予めメモ
リの先頭の２バイトを空けて受信データを格納すること
によって、この空き領域に任意のエンベロープファンク
ションアドレスを設定する。
【００２９】(9) (1) の場合に、Ｖ５インタフェースに
おいてＩＳＤＮフレームリレーを行う際に、受信したフ
レームのデータ部分をメモリに格納するとき、予めメモ
リにエンベロープファンクションアドレスを設定してお
き、このエンベロープファンクションアドレスに応じて
受信データを格納する。
おいてＩＳＤＮフレームリレーを行う際に、受信したフ
レームのデータ部分をメモリに格納するとき、予めメモ
リにエンベロープファンクションアドレスを設定してお
き、このエンベロープファンクションアドレスに応じて
受信データを格納する。
【００３０】(10) (1) の場合に、Ｖ５インタフェース
においてＩＳＤＮフレームリレーを行う際に、受信した
フレームのデータに対して、予め設定されているアドレ
スをフレーム中に挿入して直接送信する。
においてＩＳＤＮフレームリレーを行う際に、受信した
フレームのデータに対して、予め設定されているアドレ
スをフレーム中に挿入して直接送信する。
【００３１】(11) (1) の場合に、Ｖ５インタフェース
においてＩＳＤＮフレームリレーを行う際に、受信した
フレームがエラーフレームである場合にこのフレームに
付加するＦＣＳを反転して送信することによって、送信
先においてＦＣＳエラーとしてフレームを廃棄させる。
においてＩＳＤＮフレームリレーを行う際に、受信した
フレームがエラーフレームである場合にこのフレームに
付加するＦＣＳを反転して送信することによって、送信
先においてＦＣＳエラーとしてフレームを廃棄させる。
【００３２】(12) (1) の場合に、Ｖ５インタフェース
において外部ＲＡＭ１２へのアクセスを行う際に、ＤＭ
Ａ制御部２１が、１チャネルのＨＤＬＣ処理部１６と５
チャネルのＬＡＰ−Ｖ５部１８からのリクエストに対し
て、まず各チャネルごとに競合調停を行ってセレクトさ
れた６本のリクエストに対してさらに競合調停を行って
得られた１本のリクエストのみを受け付けてＤＭＡを行
う。
において外部ＲＡＭ１２へのアクセスを行う際に、ＤＭ
Ａ制御部２１が、１チャネルのＨＤＬＣ処理部１６と５
チャネルのＬＡＰ−Ｖ５部１８からのリクエストに対し
て、まず各チャネルごとに競合調停を行ってセレクトさ
れた６本のリクエストに対してさらに競合調停を行って
得られた１本のリクエストのみを受け付けてＤＭＡを行
う。
【００３３】(13) (1) の場合に、Ｖ５インタフェース
において外部ＲＡＭ１２へのアクセスを行う際に、ＤＭ
Ａ制御部２１が、ＤＭＡのアクセスタイミング中にポー
リングを行って得られたリクエストの状態から、ＤＭＡ
アクセスの継続または終了を判断してＤＭＡを制御す
る。
において外部ＲＡＭ１２へのアクセスを行う際に、ＤＭ
Ａ制御部２１が、ＤＭＡのアクセスタイミング中にポー
リングを行って得られたリクエストの状態から、ＤＭＡ
アクセスの継続または終了を判断してＤＭＡを制御す
る。
【００３４】(14) (1) の場合に、Ｖ５インタフェース
において外部ＲＡＭ１２へのアクセスを行う際に、ＤＭ
Ａ制御部２１が、ライトリクエストとリードリクエスト
とを競合調停することによって、リクエストを一本にし
てＤＭＡ制御を行う。
において外部ＲＡＭ１２へのアクセスを行う際に、ＤＭ
Ａ制御部２１が、ライトリクエストとリードリクエスト
とを競合調停することによって、リクエストを一本にし
てＤＭＡ制御を行う。
【００３５】(15) (1) の場合に、Ｖ５インタフェース
において、エンベロープファンクションアドレスの設定
を行う際に、下位４ビットの設定によって、このエンベ
ロープファンクションアドレスの識別を行う。
において、エンベロープファンクションアドレスの設定
を行う際に、下位４ビットの設定によって、このエンベ
ロープファンクションアドレスの識別を行う。
【００３６】(16) (1) の場合に、Ｖ５インタフェース
において、外部ＲＡＭ１２の領域を固定にすることによ
って、ＲＡＭ１２のアドレスの上位バイトを共通にす
る。
において、外部ＲＡＭ１２の領域を固定にすることによ
って、ＲＡＭ１２のアドレスの上位バイトを共通にす
る。
【００３７】(17) (1) の場合に、ＬＡＰ−Ｖ５処理部
１８においてＬＡＰ−Ｖ５プロトコル手順の処理を行う
際に、この手順における送信側および受信側の動作処理
状態の組み合わせを記述した状態遷移テーブル４４を設
けることによって、ＬＡＰ−Ｖ５プロトコルの制御をす
べてハードウェアによって実現する。
１８においてＬＡＰ−Ｖ５プロトコル手順の処理を行う
際に、この手順における送信側および受信側の動作処理
状態の組み合わせを記述した状態遷移テーブル４４を設
けることによって、ＬＡＰ−Ｖ５プロトコルの制御をす
べてハードウェアによって実現する。
【００３８】(18) (17)の場合に、状態遷移テーブル４
４へのアクセスを行う際に、予め認識されている必要な
アクセス回数に応じて状態遷移テーブル４４にアクセス
する。
４へのアクセスを行う際に、予め認識されている必要な
アクセス回数に応じて状態遷移テーブル４４にアクセス
する。
【００３９】(19) (17)の場合に、状態ごとに異なるア
クセス回数に応じて、状態遷移テーブル４４の空き領域
を詰めて構成する。
クセス回数に応じて、状態遷移テーブル４４の空き領域
を詰めて構成する。
【００４０】(20) (17)の場合に、任意の状態に対応し
て生起すべきアクションが複数あるとき、この複数のア
クションをまとめて一つのデータとする。
て生起すべきアクションが複数あるとき、この複数のア
クションをまとめて一つのデータとする。
【００４１】(21) (17)の場合に、任意の状態に対応し
て生起すべきすべてのアクションをコード化して、この
コードをデコードすることによって、すべてのアクショ
ンを決定する。
て生起すべきすべてのアクションをコード化して、この
コードをデコードすることによって、すべてのアクショ
ンを決定する。
【００４２】(22) (1) の場合に、Ｖ５インタフェース
において、ＨＤＬＣ処理部と５チャネルのＬＡＰ−Ｖ５
処理部とがＣ−パスを用いて通信を行う場合に、５チャ
ネルのＬＡＰ−Ｖ５処理部の通信の競合調停を行うこと
によって、１つの状態遷移テーブル４４によって複数の
Ｃ−パスの制御を行うようにする。
において、ＨＤＬＣ処理部と５チャネルのＬＡＰ−Ｖ５
処理部とがＣ−パスを用いて通信を行う場合に、５チャ
ネルのＬＡＰ−Ｖ５処理部の通信の競合調停を行うこと
によって、１つの状態遷移テーブル４４によって複数の
Ｃ−パスの制御を行うようにする。
【００４３】(23) (1) の場合に、Ｖ５インタフェース
において、コミュニケーションチャネルに対応するＨＤ
ＬＣ処理部と５チャネルのＬＡＰ−Ｖ５処理部とがＣ−
パスを用いて通信を行う場合に、コミュニケーションチ
ャネルに対応する各ＨＤＬＣ処理部において競合調停を
行うことによって、各ＬＡＰ−Ｖ５処理部においてコミ
ュニケーションチャネルに対応する数の送信フレーム生
成部によって複数のＣ−パスの制御を行う。
において、コミュニケーションチャネルに対応するＨＤ
ＬＣ処理部と５チャネルのＬＡＰ−Ｖ５処理部とがＣ−
パスを用いて通信を行う場合に、コミュニケーションチ
ャネルに対応する各ＨＤＬＣ処理部において競合調停を
行うことによって、各ＬＡＰ−Ｖ５処理部においてコミ
ュニケーションチャネルに対応する数の送信フレーム生
成部によって複数のＣ−パスの制御を行う。
【００４４】
【発明の実施の形態】図１は、本発明の原理的構成を示
すブロック図であって、本発明の実施形態(1) を示して
いる。図１は、本発明方式によるＶ５インタフェース処
理部を実現するＶ５ＬＳＩの構成を示し、Ｖ５インタフ
ェースの規格に準拠したＶ５インタフェース制御および
Ｖ５プロトコル処理を、１チップ化したＬＳＩによって
実現する場合の構成を示している。
すブロック図であって、本発明の実施形態(1) を示して
いる。図１は、本発明方式によるＶ５インタフェース処
理部を実現するＶ５ＬＳＩの構成を示し、Ｖ５インタフ
ェースの規格に準拠したＶ５インタフェース制御および
Ｖ５プロトコル処理を、１チップ化したＬＳＩによって
実現する場合の構成を示している。
【００４５】図１において、１１はＶ５ＬＳＩを示し、
１２は外付のメモリである外部ＲＡＭ、１３は全体の制
御を行う中央処理装置（ＣＰＵ）、１４はＣＰＵ１３に
属するプロセッサバスである。
１２は外付のメモリである外部ＲＡＭ、１３は全体の制
御を行う中央処理装置（ＣＰＵ）、１４はＣＰＵ１３に
属するプロセッサバスである。
【００４６】Ｖ５ＬＳＩ１１において、１６はＨＤＬＣ
処理（ＨＤＬＣ Frame manage ）部であって、ＨＤＬＣ
プロトコルの処理を行うものであり、２．０４８Ｍｂｐ
ｓのラインから、ＴＳ１５，ＴＳ１６，ＴＳ３１のタイ
ミングで送受信するフレームに対応して、３タイムスロ
ット分設けられている。１７はセレクタ（ＳＥＬ）であ
って、各タイムスロットのＨＤＬＣ処理部１６から送信
するデータを、ＴＳ１５，ＴＳ１６，ＴＳ３１のタイミ
ングで２．０４８Ｍｂｐｓのラインに挿入する。
処理（ＨＤＬＣ Frame manage ）部であって、ＨＤＬＣ
プロトコルの処理を行うものであり、２．０４８Ｍｂｐ
ｓのラインから、ＴＳ１５，ＴＳ１６，ＴＳ３１のタイ
ミングで送受信するフレームに対応して、３タイムスロ
ット分設けられている。１７はセレクタ（ＳＥＬ）であ
って、各タイムスロットのＨＤＬＣ処理部１６から送信
するデータを、ＴＳ１５，ＴＳ１６，ＴＳ３１のタイミ
ングで２．０４８Ｍｂｐｓのラインに挿入する。
【００４７】１８はＬＡＰ−Ｖ５処理（ＬＡＰ−Ｖ５ P
rotcol manage ) 部であって、ＬＡＰ−Ｖ５プロトコル
の処理を行うものであり、ＥＦアドレス８１７６〜８１
８０に対応して、５チャネル分設けられ、それぞれのデ
ータを並列に処理する。１９はタイムスロット選択（Ti
me slot select）部であって、３タイムスロットのＨＤ
ＬＣ処理部と５チャネルのＬＡＰ−Ｖ５処理部との間の
相互のデータの転送を行う。
rotcol manage ) 部であって、ＬＡＰ−Ｖ５プロトコル
の処理を行うものであり、ＥＦアドレス８１７６〜８１
８０に対応して、５チャネル分設けられ、それぞれのデ
ータを並列に処理する。１９はタイムスロット選択（Ti
me slot select）部であって、３タイムスロットのＨＤ
ＬＣ処理部と５チャネルのＬＡＰ−Ｖ５処理部との間の
相互のデータの転送を行う。
【００４８】２０は、ＩＳＤＮ処理（ＩＳＤＮ Frame m
anage ）部であって、ＩＳＤＮプロトコルの処理を行う
ものである。２１はＤＭＡ制御（ＤＭＡ control）部で
あって、ＨＤＬＣ処理部１６，ＬＡＰ−Ｖ５処理部１８
およびＩＳＤＮ処理部２０と、外部ＲＡＭ１２との間に
おけるデータのＤＭＡ転送の制御を行う。２２はコント
ロールレジスタであって、ＣＰＵ１３のコマンド情報を
保持する。２３はステータスレジスタであって、ＣＰＵ
１３のステータス情報を保持する。
anage ）部であって、ＩＳＤＮプロトコルの処理を行う
ものである。２１はＤＭＡ制御（ＤＭＡ control）部で
あって、ＨＤＬＣ処理部１６，ＬＡＰ−Ｖ５処理部１８
およびＩＳＤＮ処理部２０と、外部ＲＡＭ１２との間に
おけるデータのＤＭＡ転送の制御を行う。２２はコント
ロールレジスタであって、ＣＰＵ１３のコマンド情報を
保持する。２３はステータスレジスタであって、ＣＰＵ
１３のステータス情報を保持する。
【００４９】本発明のＶ５インタフェースの構成方式に
おいては、図１に示されたＶ５ＬＳＩを１チップのＬＳ
Ｉで実現する。
おいては、図１に示されたＶ５ＬＳＩを１チップのＬＳ
Ｉで実現する。
【００５０】図２は、本発明の実施形態(2) 〜(7) を説
明するものであって、Ｖ５インタフェースにおけるＨＤ
ＬＣ部（High-Level Data Link Control-Procedure）の
処理を行うＨＤＬＣ処理部１６を示し、１８1 〜１８5
はそれぞれＥＦアドレスｎ〜ＥＦアドレスｎ＋４に対応
するＬＡＰ−Ｖ５処理部（以下ＬＡＰ−Ｖ５部と略す）
である。
明するものであって、Ｖ５インタフェースにおけるＨＤ
ＬＣ部（High-Level Data Link Control-Procedure）の
処理を行うＨＤＬＣ処理部１６を示し、１８1 〜１８5
はそれぞれＥＦアドレスｎ〜ＥＦアドレスｎ＋４に対応
するＬＡＰ−Ｖ５処理部（以下ＬＡＰ−Ｖ５部と略す）
である。
【００５１】本発明の実施形態(2) は次のようなもので
ある。図２において、ＥＦアドレス検出部２６は、Ｖ５
インタフェースにおいて、コミュニケーションチャネル
を受信する際に、ＨＤＬＣ処理部において受信されたデ
ータから、Ｖ５−エンベロープフレームを分離して、Ｅ
Ｆアドレスを検出し、５チャネルのＬＡＰ−Ｖ５部のう
ちのどのブロックにデータを送信するかを決定する。
ある。図２において、ＥＦアドレス検出部２６は、Ｖ５
インタフェースにおいて、コミュニケーションチャネル
を受信する際に、ＨＤＬＣ処理部において受信されたデ
ータから、Ｖ５−エンベロープフレームを分離して、Ｅ
Ｆアドレスを検出し、５チャネルのＬＡＰ−Ｖ５部のう
ちのどのブロックにデータを送信するかを決定する。
【００５２】このようにすることによって、ＬＡＰ−Ｖ
５部で、ＥＦアドレスを検出する必要がなくなるので、
ＬＡＰ−Ｖ５部でＥＦアドレス検出機能を持つ場合と比
較して、ＥＦアドレス検出機能回路の規模を約１／５に
することができる。
５部で、ＥＦアドレスを検出する必要がなくなるので、
ＬＡＰ−Ｖ５部でＥＦアドレス検出機能を持つ場合と比
較して、ＥＦアドレス検出機能回路の規模を約１／５に
することができる。
【００５３】本発明の実施形態(3) は次のようなもので
ある。図２において、エラーフレームＥＦ未対応検出部
２７は、Ｖ５インタフェースにおいて、コミュニケーシ
ョンチャネルを受信する際に、ＨＤＬＣ処理部において
受信されたデータから、エラーフレームおよびエンベロ
ープファンクション（ＥＦ）未対応の検出を行ない、エ
ラービットからアドレスフィールドの異常を検出したと
き、またはサポートされていないアドレスを受信したと
き、ＬＡＰ−Ｖ５部に対してエラーフレームおよびエン
ベロープファンクションを渡さないようにする。
ある。図２において、エラーフレームＥＦ未対応検出部
２７は、Ｖ５インタフェースにおいて、コミュニケーシ
ョンチャネルを受信する際に、ＨＤＬＣ処理部において
受信されたデータから、エラーフレームおよびエンベロ
ープファンクション（ＥＦ）未対応の検出を行ない、エ
ラービットからアドレスフィールドの異常を検出したと
き、またはサポートされていないアドレスを受信したと
き、ＬＡＰ−Ｖ５部に対してエラーフレームおよびエン
ベロープファンクションを渡さないようにする。
【００５４】このようにすることによって、ＬＡＰ−Ｖ
５部で、エラーフレームおよびエンベロープファンクシ
ョン未対応の検出を行なう必要がなくなるので、ＬＡＰ
−Ｖ５部でこれらの検出機能を持つ場合と比較して、エ
ラーフレームおよびエンベロープファンクション未対応
検出機能回路の規模を約１／５にすることができる。
５部で、エラーフレームおよびエンベロープファンクシ
ョン未対応の検出を行なう必要がなくなるので、ＬＡＰ
−Ｖ５部でこれらの検出機能を持つ場合と比較して、エ
ラーフレームおよびエンベロープファンクション未対応
検出機能回路の規模を約１／５にすることができる。
【００５５】本発明の実施形態(4) は次のようなもので
ある。図２において、開始／終了フラグ削除部２８は、
Ｖ５インタフェースにおいて、コミュニケーションチャ
ネルを受信する際に、ＨＤＬＣ処理部において受信され
たデータから、Ｖ５−エンベロープフレームを分離する
際に、開始フラグと終了フラグを同時に削除し、その
後、フラグを削除されたデータのみを、ＥＦアドレスに
従って、ＬＡＰ−Ｖ５部へ送信する。
ある。図２において、開始／終了フラグ削除部２８は、
Ｖ５インタフェースにおいて、コミュニケーションチャ
ネルを受信する際に、ＨＤＬＣ処理部において受信され
たデータから、Ｖ５−エンベロープフレームを分離する
際に、開始フラグと終了フラグを同時に削除し、その
後、フラグを削除されたデータのみを、ＥＦアドレスに
従って、ＬＡＰ−Ｖ５部へ送信する。
【００５６】このように、ＨＤＬＣ処理部で開始フラグ
および終了フラグを削除することによって、ＬＡＰ−Ｖ
５部でこれらの削除を行う必要がなくなるので、ＬＡＰ
−Ｖ５部でこのような機能を持つ場合と比較して、開始
フラグおよび終了フラグ削除機能回路の規模を約１／５
にすることができる。
および終了フラグを削除することによって、ＬＡＰ−Ｖ
５部でこれらの削除を行う必要がなくなるので、ＬＡＰ
−Ｖ５部でこのような機能を持つ場合と比較して、開始
フラグおよび終了フラグ削除機能回路の規模を約１／５
にすることができる。
【００５７】本発明の実施形態(5) は次のようなもので
ある。図２において、“０”削除部２９は、Ｖ５インタ
フェースにおいて、コミュニケーションチャネルを受信
する際に、ＨＤＬＣ処理部において受信されたデータか
ら、予め所定の不要な“０”を削除して、“０”を削除
されたデータを、ＥＦアドレスに従って、ＬＡＰ−Ｖ５
処理部へ送信する。
ある。図２において、“０”削除部２９は、Ｖ５インタ
フェースにおいて、コミュニケーションチャネルを受信
する際に、ＨＤＬＣ処理部において受信されたデータか
ら、予め所定の不要な“０”を削除して、“０”を削除
されたデータを、ＥＦアドレスに従って、ＬＡＰ−Ｖ５
処理部へ送信する。
【００５８】なお、この不要な“０”は、ＨＤＬＣプロ
トコルの規定によって導入されたものであって、送信側
において、データ中に“１１１１１”が現れたとき、そ
の後に“０”を挿入することによって、開始フラグおよ
び終了フラグと同じパターンがデータ中に生じないよう
にするものであって、受信側では“１１１１１”の後の
“０”を削除することによって、もとのデータを復元す
る。
トコルの規定によって導入されたものであって、送信側
において、データ中に“１１１１１”が現れたとき、そ
の後に“０”を挿入することによって、開始フラグおよ
び終了フラグと同じパターンがデータ中に生じないよう
にするものであって、受信側では“１１１１１”の後の
“０”を削除することによって、もとのデータを復元す
る。
【００５９】このように、ＨＤＬＣ処理部で“０”削除
を行うことによって、ＬＡＰ−Ｖ５部で“０”の削除を
行う必要がなくなるので、ＬＡＰ−Ｖ５部でこのような
機能を持つ場合と比較して、“０”削除機能回路の規模
を約１／５にすることができる。
を行うことによって、ＬＡＰ−Ｖ５部で“０”の削除を
行う必要がなくなるので、ＬＡＰ−Ｖ５部でこのような
機能を持つ場合と比較して、“０”削除機能回路の規模
を約１／５にすることができる。
【００６０】本発明の実施形態(6) は次のようなもので
ある。図２において、競合調停部３０は、複数のＬＡＰ
−Ｖ５部とＨＤＬＣ処理部間の送受信データであるＣ−
パス（Communication Path）を、コミュニケーションチ
ャネルに多重して送信する際に、送信するＣ−パスのデ
ータを競合調停する。また開始／終了フラグ付加部３１
は、競合調停されたデータに、開始フラグと終了フラグ
を付加して、Ｖ５−エンベローブフレームの形式にして
送信する。
ある。図２において、競合調停部３０は、複数のＬＡＰ
−Ｖ５部とＨＤＬＣ処理部間の送受信データであるＣ−
パス（Communication Path）を、コミュニケーションチ
ャネルに多重して送信する際に、送信するＣ−パスのデ
ータを競合調停する。また開始／終了フラグ付加部３１
は、競合調停されたデータに、開始フラグと終了フラグ
を付加して、Ｖ５−エンベローブフレームの形式にして
送信する。
【００６１】このように、ＬＡＰ−Ｖ５部との間では、
データのみのやりとりを行ない、ＨＤＬＣ処理部で開始
フラグと終了フラグとを付加するので、ＬＡＰ−Ｖ５部
が開始／終了フラグ付加機能を持つ場合と比較して、開
始／終了フラグ付加機能回路の規模を約１／５にするこ
とができる。
データのみのやりとりを行ない、ＨＤＬＣ処理部で開始
フラグと終了フラグとを付加するので、ＬＡＰ−Ｖ５部
が開始／終了フラグ付加機能を持つ場合と比較して、開
始／終了フラグ付加機能回路の規模を約１／５にするこ
とができる。
【００６２】本発明の実施形態(7) は次のようなもので
ある。図２において、“０”挿入部３２は、複数のＣ−
パスを、コミュニケーションチャネルに多重して送信す
る際に、送信するＣ−パスのデータを競合調停した後の
データに、ＨＤＬＣプロトコルの規定に基づく、開始フ
ラグおよび終了フラグとの混同を防止するための“０”
挿入を行なう。その後、開始フラグと終了フラグを付加
して、Ｖ５−エンベローブフレームの形式にして送信す
る。
ある。図２において、“０”挿入部３２は、複数のＣ−
パスを、コミュニケーションチャネルに多重して送信す
る際に、送信するＣ−パスのデータを競合調停した後の
データに、ＨＤＬＣプロトコルの規定に基づく、開始フ
ラグおよび終了フラグとの混同を防止するための“０”
挿入を行なう。その後、開始フラグと終了フラグを付加
して、Ｖ５−エンベローブフレームの形式にして送信す
る。
【００６３】このように、ＨＤＬＣ処理部で“０”挿入
を行なうことによって、ＬＡＰ−Ｖ５部において、
“０”挿入機能を持つ場合と比較して、“０”挿入機能
回路の規模を約１／５にすることができる。
を行なうことによって、ＬＡＰ−Ｖ５部において、
“０”挿入機能を持つ場合と比較して、“０”挿入機能
回路の規模を約１／５にすることができる。
【００６４】図３は、本発明の実施形態(8),(9) を説明
するものであって、Ｖ５インタフェースにおけるＨＤＬ
Ｃ部の受信データ格納方式を示している。
するものであって、Ｖ５インタフェースにおけるＨＤＬ
Ｃ部の受信データ格納方式を示している。
【００６５】本発明の実施形態(8) は次のようなもので
ある。図３において、フレーム受信によって、ＨＤＬＣ
受信部３５は、に示すように、受信したデータ中のデ
ータ部分のみをメモリ３６に格納する。この際、図３に
示すように、格納するメモリの領域から、ＥＦアドレス
を付加する領域として、予め２バイト分空けておき、任
意のＥＦアドレスを付加することができるようにする。
ある。図３において、フレーム受信によって、ＨＤＬＣ
受信部３５は、に示すように、受信したデータ中のデ
ータ部分のみをメモリ３６に格納する。この際、図３に
示すように、格納するメモリの領域から、ＥＦアドレス
を付加する領域として、予め２バイト分空けておき、任
意のＥＦアドレスを付加することができるようにする。
【００６６】図４は、従来の発想による受信データ格納
方式を示したものである。従来の発想として、ＨＤＬＣ
受信部で受信したフレーム中のデータ部分のみを、に
示すように一旦メモリ１に格納し、に示すようにＣＰ
ＵがＥＦアドレス付加の処理を行う際に、別のメモリ２
に受信データを移しかえて、ＥＦアドレスを付加すると
いう方法が考えられている。
方式を示したものである。従来の発想として、ＨＤＬＣ
受信部で受信したフレーム中のデータ部分のみを、に
示すように一旦メモリ１に格納し、に示すようにＣＰ
ＵがＥＦアドレス付加の処理を行う際に、別のメモリ２
に受信データを移しかえて、ＥＦアドレスを付加すると
いう方法が考えられている。
【００６７】これに対して、本発明の実施形態(8) によ
る受信データ格納方式では、受信したデータを別のメモ
リに移しかえるという動作は必要がなく、メモリの空き
領域にＥＦアドレスを設定するだけで送信することがで
き、従ってＩＳＤＮフレームリレーを高速化することが
できる。
る受信データ格納方式では、受信したデータを別のメモ
リに移しかえるという動作は必要がなく、メモリの空き
領域にＥＦアドレスを設定するだけで送信することがで
き、従ってＩＳＤＮフレームリレーを高速化することが
できる。
【００６８】本発明の実施形態(9) は次のようなもので
ある。図３において、メモリ３６におけるＥＦアドレス
を付加する領域に、予めＥＦアドレスを設定しておくこ
とによって、受信データを格納したのち、に示すよう
に、ＥＦアドレスとともにそのまま送信する。
ある。図３において、メモリ３６におけるＥＦアドレス
を付加する領域に、予めＥＦアドレスを設定しておくこ
とによって、受信データを格納したのち、に示すよう
に、ＥＦアドレスとともにそのまま送信する。
【００６９】このようにＥＦアドレスを予め設定してお
くことによって、図４に示された例のように、ＥＦアド
レスを付加するために、受信データを移しかえるという
動作は必要なく、受信データをそのまま送信することが
可能となり、従ってＩＳＤＮフレームリレーを高速化す
ることができる。
くことによって、図４に示された例のように、ＥＦアド
レスを付加するために、受信データを移しかえるという
動作は必要なく、受信データをそのまま送信することが
可能となり、従ってＩＳＤＮフレームリレーを高速化す
ることができる。
【００７０】図５は、本発明の実施形態(10),(11) を説
明するものであって、Ｖ５インタフェースにおける、Ｈ
ＤＬＣ部のデータ受信方式およびデータ送信方式を示し
ている。
明するものであって、Ｖ５インタフェースにおける、Ｈ
ＤＬＣ部のデータ受信方式およびデータ送信方式を示し
ている。
【００７１】本発明の実施形態(10)は次のようなもので
ある。図５において、ＨＤＬＣ受信部３５で受信したデ
ータに対して、ＨＤＬＣ送信部３７において、データを
メモリに格納することなく、ＣＰＵから設定された２バ
イトのＥＦアドレスをフレーム中に挿入して、そのまま
ＦＣＳを付加して送信する。
ある。図５において、ＨＤＬＣ受信部３５で受信したデ
ータに対して、ＨＤＬＣ送信部３７において、データを
メモリに格納することなく、ＣＰＵから設定された２バ
イトのＥＦアドレスをフレーム中に挿入して、そのまま
ＦＣＳを付加して送信する。
【００７２】このようにすることによって、実施形態
(8),(9) の場合に、ＥＦアドレスを付加するために必要
であったメモリが不要になり、メモリを削減できるとと
もに、ダイレクトにＥＦアドレスを付加して送信するの
で、フレームリレーの高速化をも実現することができ
る。
(8),(9) の場合に、ＥＦアドレスを付加するために必要
であったメモリが不要になり、メモリを削減できるとと
もに、ダイレクトにＥＦアドレスを付加して送信するの
で、フレームリレーの高速化をも実現することができ
る。
【００７３】本発明の実施形態(11)は次のようなもので
ある。図５において、ＨＤＬＣ受信部３５で受信したデ
ータがエラーフレームであったことをエラー検出によっ
て認識した場合、通常の場合のＦＣＳを反転させてエラ
ー形式としたものを付加して送信することによって、次
の受信ブロック（ＬＡＰ−Ｖ５部）でエラーフレームと
して廃棄することができるようになる。
ある。図５において、ＨＤＬＣ受信部３５で受信したデ
ータがエラーフレームであったことをエラー検出によっ
て認識した場合、通常の場合のＦＣＳを反転させてエラ
ー形式としたものを付加して送信することによって、次
の受信ブロック（ＬＡＰ−Ｖ５部）でエラーフレームと
して廃棄することができるようになる。
【００７４】このようにすることによって、エラーフレ
ームが伝播されるのを防止することができる。
ームが伝播されるのを防止することができる。
【００７５】図６は、本発明の実施形態(12)を説明する
ものであって、Ｖ５インタフェースにおけるＤＭＡ制御
部の競合調停方式を示している。図中、実線の矢印はリ
クエストを示し、点線の矢印はアクノリッジを示す。
ものであって、Ｖ５インタフェースにおけるＤＭＡ制御
部の競合調停方式を示している。図中、実線の矢印はリ
クエストを示し、点線の矢印はアクノリッジを示す。
【００７６】図６において、ＤＭＡ制御部２１は、５チ
ャネルのＬＡＰ−Ｖ５部（ＬＡＰ−Ｖ５１８1 〜ＬＡＰ
−Ｖ５１８5 ）と、１チャネルのＨＤＬＣ処理部１６か
ら、それぞれ任意数（ＬＡＰ−Ｖ５部は各チャネル同
数）のＤＭＡリクエストがあるので、これらのリクエス
トを段階的に競合調停して、最終的に一つのリクエスト
として、外部ＲＡＭ１２にアクセスする。
ャネルのＬＡＰ−Ｖ５部（ＬＡＰ−Ｖ５１８1 〜ＬＡＰ
−Ｖ５１８5 ）と、１チャネルのＨＤＬＣ処理部１６か
ら、それぞれ任意数（ＬＡＰ−Ｖ５部は各チャネル同
数）のＤＭＡリクエストがあるので、これらのリクエス
トを段階的に競合調停して、最終的に一つのリクエスト
として、外部ＲＡＭ１２にアクセスする。
【００７７】リクエストの競合調停を行う場合、通常
は、すべてのリクエストを一斉に受け付けた後、競合調
停を行って有効リクエストをセレクトする方式がとられ
るが、本実施形態では、５チャネルのＬＡＰ−Ｖ５部
と、１チャネルのＨＤＬＣ処理部からの任意のリクエス
ト（ＬＡＰ−Ｖ５部からｎ本、ＨＤＬＣ処理部からｍ本
とする）を、まずＤＭＡ制御部の入口で各チャネルごと
の競合調停を行って６本のリクエストをセレクトし、さ
らに出口で競合調停を行って最終的に１本の有効リクエ
ストをセレクトする。
は、すべてのリクエストを一斉に受け付けた後、競合調
停を行って有効リクエストをセレクトする方式がとられ
るが、本実施形態では、５チャネルのＬＡＰ−Ｖ５部
と、１チャネルのＨＤＬＣ処理部からの任意のリクエス
ト（ＬＡＰ−Ｖ５部からｎ本、ＨＤＬＣ処理部からｍ本
とする）を、まずＤＭＡ制御部の入口で各チャネルごと
の競合調停を行って６本のリクエストをセレクトし、さ
らに出口で競合調停を行って最終的に１本の有効リクエ
ストをセレクトする。
【００７８】この有効リクエストに対して１本のアクノ
リッジを返して、前段の６本のリクエストからセレクト
されたリクエストに対して、有効アクノリッジとして応
答し、さらにＤＭＡ制御部入口で競合調停した結果有効
であったリクエスト（ＬＡＰ−Ｖ５部，ＨＤＬＣ処理部
とも同様）に対して、アクノリッジを返す。
リッジを返して、前段の６本のリクエストからセレクト
されたリクエストに対して、有効アクノリッジとして応
答し、さらにＤＭＡ制御部入口で競合調停した結果有効
であったリクエスト（ＬＡＰ−Ｖ５部，ＨＤＬＣ処理部
とも同様）に対して、アクノリッジを返す。
【００７９】従って、結果的にすべてのリクエスト（５
チャネルのＬＡＰ−Ｖ５部と１チャネルのＨＤＬＣ処理
部からの任意のリクエスト）から、１本の有効リクエス
トをセレクトするとともに、これに対して１本の有効ア
クノリッジを返すことができる。
チャネルのＬＡＰ−Ｖ５部と１チャネルのＨＤＬＣ処理
部からの任意のリクエスト）から、１本の有効リクエス
トをセレクトするとともに、これに対して１本の有効ア
クノリッジを返すことができる。
【００８０】このように本実施形態では、すべてのリク
エストを一斉に競合調停するのでなく、分割競合調停を
行って、段階的にリクエスト数を少なくするという、ツ
リー構造をとっている。
エストを一斉に競合調停するのでなく、分割競合調停を
行って、段階的にリクエスト数を少なくするという、ツ
リー構造をとっている。
【００８１】このようにすることによって、すべてのリ
クエストに対して一斉に競合調停を行う場合と比較し
て、競合調停が分割されているので、競合調停をより高
速化することが可能となる。
クエストに対して一斉に競合調停を行う場合と比較し
て、競合調停が分割されているので、競合調停をより高
速化することが可能となる。
【００８２】図７は、本発明の実施形態(13)を説明する
タイミングチャートであって、外部ＲＡＭにアクセスす
る際のＤＭＡ制御部のアクセスタイミングを示してい
る。
タイミングチャートであって、外部ＲＡＭにアクセスす
る際のＤＭＡ制御部のアクセスタイミングを示してい
る。
【００８３】本実施形態では、Ｖ５インタフェースにお
いて、外部ＲＡＭへアクセス（リード／ライト）を行う
際に、実施形態(12)によってセレクトされたリクエスト
（コマンドリクエスト，ステータスリクエスト，コマン
ドヘッダクリアリクエスト，フレーム再送信リクエス
ト，受信バッファアドレスリードリクエスト，フレーム
受信リクエスト，フレーム送信リクエスト）を、ＤＭＡ
のアクセスタイミング中のあるタイミング（図中、点線
の矢印で示す）でポーリングして、そのときのリクエス
トの状態から、ＤＭＡのアクセスの継続と終了を判断し
てＤＭＡを制御する。
いて、外部ＲＡＭへアクセス（リード／ライト）を行う
際に、実施形態(12)によってセレクトされたリクエスト
（コマンドリクエスト，ステータスリクエスト，コマン
ドヘッダクリアリクエスト，フレーム再送信リクエス
ト，受信バッファアドレスリードリクエスト，フレーム
受信リクエスト，フレーム送信リクエスト）を、ＤＭＡ
のアクセスタイミング中のあるタイミング（図中、点線
の矢印で示す）でポーリングして、そのときのリクエス
トの状態から、ＤＭＡのアクセスの継続と終了を判断し
てＤＭＡを制御する。
【００８４】図７に示されたタイミングチャートにおい
て、外部ＲＡＭへのアクセスは、ＣＰＵ ＣＬＫの４ク
ロックを１サイクルとしてリード／ライトを行う。な
お、リード／ライトの１サイクルはＣＰＵ ＣＬＫの４
クロックに限らず、任意のクロック数でよい。
て、外部ＲＡＭへのアクセスは、ＣＰＵ ＣＬＫの４ク
ロックを１サイクルとしてリード／ライトを行う。な
お、リード／ライトの１サイクルはＣＰＵ ＣＬＫの４
クロックに限らず、任意のクロック数でよい。
【００８５】この場合のリード／ライトのタイミング
は、ＸＵＤＳ／ＸＬＤＳ（データストローブ信号）およ
びＸＡＳ（アドレスストローブ信号）の立ち上がりで、
データおよびアドレスを確定させるものである。タイミ
ングチャートから明らかなように、外部ＲＡＭへのアク
セスがｎ＋２回で終了する場合、管理しておくのは、各
リクエスト固有のアクセス回数ではなく、本ＬＳＩ内の
アクセス継続／終了状態管理信号（inner req ）の状態
のみであって、１サイクルのあるタイミングにおいて、
この信号が“Ｈ”であれば引き続きアクセスを継続し、
この信号が“Ｌ”であった場合はその回でアクセスを終
了する。
は、ＸＵＤＳ／ＸＬＤＳ（データストローブ信号）およ
びＸＡＳ（アドレスストローブ信号）の立ち上がりで、
データおよびアドレスを確定させるものである。タイミ
ングチャートから明らかなように、外部ＲＡＭへのアク
セスがｎ＋２回で終了する場合、管理しておくのは、各
リクエスト固有のアクセス回数ではなく、本ＬＳＩ内の
アクセス継続／終了状態管理信号（inner req ）の状態
のみであって、１サイクルのあるタイミングにおいて、
この信号が“Ｈ”であれば引き続きアクセスを継続し、
この信号が“Ｌ”であった場合はその回でアクセスを終
了する。
【００８６】図８は、本発明の実施形態(14)を説明する
ものであって、Ｖ５インタフェースにおけるＤＭＡ制御
部の競合調停方式を示している。図中、実線の矢印はリ
クエストを示し、点線の矢印はアクノリッジを示す。
ものであって、Ｖ５インタフェースにおけるＤＭＡ制御
部の競合調停方式を示している。図中、実線の矢印はリ
クエストを示し、点線の矢印はアクノリッジを示す。
【００８７】図８において、ＤＭＡ制御部２１は、５チ
ャネルのＬＡＰ−Ｖ５部と、１チャネルＨＤＬＣ処理部
からそれぞれ任意数（ＬＡＰ−Ｖ５部は各チャネル同
数）のＤＭＡリクエストがあるので、これらのリクエス
トを競合調停して、最終的に一つのリクエストとして、
外部ＲＡＭにアクセスする。
ャネルのＬＡＰ−Ｖ５部と、１チャネルＨＤＬＣ処理部
からそれぞれ任意数（ＬＡＰ−Ｖ５部は各チャネル同
数）のＤＭＡリクエストがあるので、これらのリクエス
トを競合調停して、最終的に一つのリクエストとして、
外部ＲＡＭにアクセスする。
【００８８】この場合のリクエストの内容は、外部ＲＡ
Ｍへのリード／ライトであるので、本来、別々の信号
（リードリクエスト，ライトリクエスト）であるが、複
数のライトリクエストをライトリクエスト競合部２１a
によって１本のライトリクエストとし、複数のリードリ
クエストをリードリクエスト競合部２１b によって１本
のリードリクエストとし、さらに各１本のライトリクエ
ストとリードリクエストを、ライト／リード競合部２１
c によって１本のライト／リードリクエストとするとと
もに、ライト／リード状態信号によって、ライトモード
とリードモードとを区別する。
Ｍへのリード／ライトであるので、本来、別々の信号
（リードリクエスト，ライトリクエスト）であるが、複
数のライトリクエストをライトリクエスト競合部２１a
によって１本のライトリクエストとし、複数のリードリ
クエストをリードリクエスト競合部２１b によって１本
のリードリクエストとし、さらに各１本のライトリクエ
ストとリードリクエストを、ライト／リード競合部２１
c によって１本のライト／リードリクエストとするとと
もに、ライト／リード状態信号によって、ライトモード
とリードモードとを区別する。
【００８９】このように、複数のライトリクエストとリ
ードリクエストとを１本のリクエスト信号とし、これと
ライトまたはリードのモードを示す状態信号との、計２
本の信号とするので、ライトリクエストとリードリクエ
ストとを別々に持つ場合と比較して、競合調停回路を削
減することができる。なお、図８は、５チャネルのＬＡ
Ｐ−Ｖ５部または１チャネルのＨＤＬＣ処理部のうちの
１つのブロックからのリクエストに対する回路構成のみ
を示している。
ードリクエストとを１本のリクエスト信号とし、これと
ライトまたはリードのモードを示す状態信号との、計２
本の信号とするので、ライトリクエストとリードリクエ
ストとを別々に持つ場合と比較して、競合調停回路を削
減することができる。なお、図８は、５チャネルのＬＡ
Ｐ−Ｖ５部または１チャネルのＨＤＬＣ処理部のうちの
１つのブロックからのリクエストに対する回路構成のみ
を示している。
【００９０】図９は、本発明の実施形態(15)を説明する
ものであって、Ｖ５インタフェースにおいて割り当てら
れるＥＦアドレスの識別を下位４ビットの設定のみで可
能にする方式を示している。
ものであって、Ｖ５インタフェースにおいて割り当てら
れるＥＦアドレスの識別を下位４ビットの設定のみで可
能にする方式を示している。
【００９１】Ｖ５インタフェースにおいて割り当てられ
るＥＦアドレスは、８１７６（１０進）〜８１８０（１
０進）であり、そのアドレスは、上位９ビットが共通で
あり、下位４ビットのみが異なっている。本実施形態に
おいては、識別すべきアドレスが５つであることから、
下位４ビットの設定のみで、ＥＦアドレスの識別を実現
する。
るＥＦアドレスは、８１７６（１０進）〜８１８０（１
０進）であり、そのアドレスは、上位９ビットが共通で
あり、下位４ビットのみが異なっている。本実施形態に
おいては、識別すべきアドレスが５つであることから、
下位４ビットの設定のみで、ＥＦアドレスの識別を実現
する。
【００９２】図９において、ＣＰＵはレジスタからなる
ＥＦアドレス設定部４１にＥＦアドレスの下位４ビット
を設定する。ＥＦアドレス状態管理部４２は、固定的に
設定されたＥＦアドレスの上位９ビットと、ＥＦアドレ
ス設定部４１の下位４ビットとから、ＥＦアドレスを識
別する。
ＥＦアドレス設定部４１にＥＦアドレスの下位４ビット
を設定する。ＥＦアドレス状態管理部４２は、固定的に
設定されたＥＦアドレスの上位９ビットと、ＥＦアドレ
ス設定部４１の下位４ビットとから、ＥＦアドレスを識
別する。
【００９３】このようにすることによって、通常の方法
ではＥＦアドレス設定部に１３ビットのデータを保持す
る必要があるところを、４ビットのデータを保持するの
みでよいので、ＥＦアドレス設定部の回路規模を約１／
３にすることができる。
ではＥＦアドレス設定部に１３ビットのデータを保持す
る必要があるところを、４ビットのデータを保持するの
みでよいので、ＥＦアドレス設定部の回路規模を約１／
３にすることができる。
【００９４】本発明の実施形態(16)として、Ｖ５インタ
フェースにおいて、外部ＲＡＭの領域（コマンドテーブ
ル，ステータステーブル，受信バッファ格納アドレステ
ーブル，送信バッファ格納テーブル，受信バッファ格納
テーブル）を、ＥＦアドレスにかかわらず固定にする。
フェースにおいて、外部ＲＡＭの領域（コマンドテーブ
ル，ステータステーブル，受信バッファ格納アドレステ
ーブル，送信バッファ格納テーブル，受信バッファ格納
テーブル）を、ＥＦアドレスにかかわらず固定にする。
【００９５】このようにすることによって、ＲＡＭのア
ドレスの上位ビットを固定値として扱うことができるの
で、通常の方法では上位ビットを保持するために必要で
あった、アドレスの上位ビットのラッチ回路の規模を削
減することができる。
ドレスの上位ビットを固定値として扱うことができるの
で、通常の方法では上位ビットを保持するために必要で
あった、アドレスの上位ビットのラッチ回路の規模を削
減することができる。
【００９６】図１０は、本発明の実施形態(17)を説明す
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルのアクセス方法を示している。
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルのアクセス方法を示している。
【００９７】受信部４３は、ＬＡＰ−Ｖ５フレームを受
信して状態検出を行ない、状態遷移テーブル４４から、
検出された状態に対応する動作処理状態を読み出して次
の実行動作を認識することによって、送信部４５からＬ
ＡＰ−Ｖ５フレームを送信する。
信して状態検出を行ない、状態遷移テーブル４４から、
検出された状態に対応する動作処理状態を読み出して次
の実行動作を認識することによって、送信部４５からＬ
ＡＰ−Ｖ５フレームを送信する。
【００９８】通常の方法では、状態遷移は外部のＲＯＭ
（Read Only Memory）等で管理されているが、本実施形
態によれば、Ｖ５ＬＳＩ内に状態遷移テーブルを持つこ
とによって、ＬＡＰ−Ｖ５プロトコルの制御を、プロセ
ッサを介することなくハードウェアで実現することがで
きる。
（Read Only Memory）等で管理されているが、本実施形
態によれば、Ｖ５ＬＳＩ内に状態遷移テーブルを持つこ
とによって、ＬＡＰ−Ｖ５プロトコルの制御を、プロセ
ッサを介することなくハードウェアで実現することがで
きる。
【００９９】図１１は、本発明の実施形態(18)を説明す
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルのアクセス方法を示している。
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルのアクセス方法を示している。
【０１００】実施形態(17)に記載された状態遷移テーブ
ルの管理をハードウェアで行う場合に、任意の１つの状
態が発生して、状態遷移テーブルへのアクセスを行う際
に、ＬＡＰ−Ｖ５フレームを受信したのち、状態検出部
４６で検出された状態に応じて、アクセス回数決定部４
８でアクセスすべき回数を認識して、アドレス生成部４
７で生成されたアドレスによって、状態遷移テーブルへ
のアクセスを行う。
ルの管理をハードウェアで行う場合に、任意の１つの状
態が発生して、状態遷移テーブルへのアクセスを行う際
に、ＬＡＰ−Ｖ５フレームを受信したのち、状態検出部
４６で検出された状態に応じて、アクセス回数決定部４
８でアクセスすべき回数を認識して、アドレス生成部４
７で生成されたアドレスによって、状態遷移テーブルへ
のアクセスを行う。
【０１０１】このようにすることによって、通常の方法
のように、状態遷移テーブルにアクセスしてから、アク
セス回数を認識する場合と比較して、アクセス時間を削
減することが可能となる。
のように、状態遷移テーブルにアクセスしてから、アク
セス回数を認識する場合と比較して、アクセス時間を削
減することが可能となる。
【０１０２】図１２は、本発明の実施形態(19)を説明す
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルの構成方法を示している。
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルの構成方法を示している。
【０１０３】任意の１つの状態が発生して、実施形態(1
7)に記載された状態遷移テーブルへのアクセスを行う場
合に、アクセス回数がその状態によって異なるため、ア
クセス回数の領域を固定領域にして確保しておくように
すると、実際にはその領域分だけアクセス回数を必要と
しない状態も存在するので、無駄な領域が発生すること
になる。
7)に記載された状態遷移テーブルへのアクセスを行う場
合に、アクセス回数がその状態によって異なるため、ア
クセス回数の領域を固定領域にして確保しておくように
すると、実際にはその領域分だけアクセス回数を必要と
しない状態も存在するので、無駄な領域が発生すること
になる。
【０１０４】この場合に、実施形態(17)および実施形態
(18)の方式を利用して、状態遷移テーブル４４の領域
を、図１２に示されたように、状態の生起順序に応じて
詰めて設定することによって、全体的に状態遷移テーブ
ルの領域を削減することができる。
(18)の方式を利用して、状態遷移テーブル４４の領域
を、図１２に示されたように、状態の生起順序に応じて
詰めて設定することによって、全体的に状態遷移テーブ
ルの領域を削減することができる。
【０１０５】図１３は、本発明の実施形態(20)を説明す
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルのアクセス方法を示し、(a) は通常の方法による場
合（本来型）、(b) は本発明の方法による場合（改良
型）をそれぞれ示している。
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルのアクセス方法を示し、(a) は通常の方法による場
合（本来型）、(b) は本発明の方法による場合（改良
型）をそれぞれ示している。
【０１０６】実施形態(17)に記載された状態遷移テーブ
ルにおいて、任意の１つの状態が発生したとき、その任
意の状態に対するアクション（Ａ）があり、さらにこの
任意の状態に対する共通の別のアクション（Ｂ）が存在
する場合、通常の方法では、図１３(a) に示す本来型の
ように、状態遷移テーブルへのアクセスを２回行わなけ
ればならない。
ルにおいて、任意の１つの状態が発生したとき、その任
意の状態に対するアクション（Ａ）があり、さらにこの
任意の状態に対する共通の別のアクション（Ｂ）が存在
する場合、通常の方法では、図１３(a) に示す本来型の
ように、状態遷移テーブルへのアクセスを２回行わなけ
ればならない。
【０１０７】これに対して本実施形態では、図１３(b)
に示す改良型のように、２つのアクションを纏めて１つ
のアクション（Ａ．Ｂ）とするので、状態遷移テーブル
へのアクセスは、１回で済むことになる。
に示す改良型のように、２つのアクションを纏めて１つ
のアクション（Ａ．Ｂ）とするので、状態遷移テーブル
へのアクセスは、１回で済むことになる。
【０１０８】このように本実施形態によれば、状態遷移
テーブルへのアクセス回数を削減することが可能にな
る。
テーブルへのアクセス回数を削減することが可能にな
る。
【０１０９】図１４は、本発明の実施形態(21)を説明す
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルの読み出し方法を示している。
るものであって、Ｖ５インタフェースにおけるＬＡＰ−
Ｖ５プロトコル手順の処理を行う場合の、状態遷移テー
ブルの読み出し方法を示している。
【０１１０】実施形態(17)に記載された状態遷移テーブ
ルにおいて、存在する状態に対するアクションの全パタ
ーンをコード化して記載し、読み出したアクションのコ
ードをデコーダ（ＤＥＣ）４９においてデコードするこ
とによって、アクションを決定する。
ルにおいて、存在する状態に対するアクションの全パタ
ーンをコード化して記載し、読み出したアクションのコ
ードをデコーダ（ＤＥＣ）４９においてデコードするこ
とによって、アクションを決定する。
【０１１１】このように、実行する動作をコード化する
ことによって、状態遷移テーブルへのアクセス回数の削
減と、状態遷移テーブルの領域の削減とを行うことが可
能になる。
ことによって、状態遷移テーブルへのアクセス回数の削
減と、状態遷移テーブルの領域の削減とを行うことが可
能になる。
【０１１２】図１５は、本発明の実施形態(22)を説明す
るものであって、Ｖ５インタフェースにおいて、複数の
Ｃ−パスを用いてＬＡＰ−Ｖ５プロトコル手順の処理を
行う場合の、状態遷移テーブルのアクセス方法を示して
いる。
るものであって、Ｖ５インタフェースにおいて、複数の
Ｃ−パスを用いてＬＡＰ−Ｖ５プロトコル手順の処理を
行う場合の、状態遷移テーブルのアクセス方法を示して
いる。
【０１１３】図１５において、複数のＣ−パスを用いて
通信を行う場合、それぞれのＣ−パスにおいて、ＬＡＰ
−Ｖ５プロトコル手順に準拠した処理を行う必要があ
る。
通信を行う場合、それぞれのＣ−パスにおいて、ＬＡＰ
−Ｖ５プロトコル手順に準拠した処理を行う必要があ
る。
【０１１４】しかし実際には、複数のＣ−パスが同時に
接続される訳ではないので、ＬＡＰ−Ｖ５部１８におい
て、競合調停部５０によって、５チャネルのＬＡＰ−Ｖ
５部からのアクセスの競合調停を行うことによって、１
つの状態遷移テーブル４４によって複数のＣ−パスの制
御を行うことができる。
接続される訳ではないので、ＬＡＰ−Ｖ５部１８におい
て、競合調停部５０によって、５チャネルのＬＡＰ−Ｖ
５部からのアクセスの競合調停を行うことによって、１
つの状態遷移テーブル４４によって複数のＣ−パスの制
御を行うことができる。
【０１１５】このように、競合を調停してアクセスする
ことによって、状態遷移テーブルを１つだけにすること
ができる。
ことによって、状態遷移テーブルを１つだけにすること
ができる。
【０１１６】図１６は、本発明の実施形態(23)を説明す
るものであって、Ｖ５インタフェースにおいて、複数の
Ｃ−パスを用いてＬＡＰ−Ｖ５プロトコル手順の処理を
行う場合の、Ｃ−パスの制御方法を示している。
るものであって、Ｖ５インタフェースにおいて、複数の
Ｃ−パスを用いてＬＡＰ−Ｖ５プロトコル手順の処理を
行う場合の、Ｃ−パスの制御方法を示している。
【０１１７】Ｖ５インタフェースにおいて、複数のＣ−
パスを用いて通信を行う場合、それぞれのＣ−パスで、
ＬＡＰ−Ｖ５プロトコルの手順に準拠した処理を行う必
要がある。
パスを用いて通信を行う場合、それぞれのＣ−パスで、
ＬＡＰ−Ｖ５プロトコルの手順に準拠した処理を行う必
要がある。
【０１１８】しかしながら、実際には、フレーム送信が
行われるのは、コミュニケーションチャネル（図中ＴＳ
１５，ＴＳ１６，ＴＳ３１）上だけなので、５チャネル
のＬＡＰ−Ｖ５部１８1 〜１８5 から送信した送信フレ
ームに対して、それぞれのＨＤＬＣ処理部１６1 〜１６
3 で競合調停を行うようにすることによって、ＬＡＰ−
Ｖ５部では送信フレーム生成部をコミュニケーションチ
ャネルの分だけ持つようにする。
行われるのは、コミュニケーションチャネル（図中ＴＳ
１５，ＴＳ１６，ＴＳ３１）上だけなので、５チャネル
のＬＡＰ−Ｖ５部１８1 〜１８5 から送信した送信フレ
ームに対して、それぞれのＨＤＬＣ処理部１６1 〜１６
3 で競合調停を行うようにすることによって、ＬＡＰ−
Ｖ５部では送信フレーム生成部をコミュニケーションチ
ャネルの分だけ持つようにする。
【０１１９】このようにすることによって、コミュニケ
ーションチャネルの分だけの送信フレーム生成部によっ
て、複数のＣ−パスの制御を行うことができる。
ーションチャネルの分だけの送信フレーム生成部によっ
て、複数のＣ−パスの制御を行うことができる。
【０１２０】
【発明の効果】以上説明したように本発明によれば、Ｖ
５インタフェース制御およびＶ５プロトコル制御を行う
際の、回路規模を大幅に縮小するとともに、プロセッサ
の処理部の処理速度を向上し、メモリ量を削減できるの
で、Ｖ５インタフェース機能を１チップＬＳＩによって
実現することが可能となる。
５インタフェース制御およびＶ５プロトコル制御を行う
際の、回路規模を大幅に縮小するとともに、プロセッサ
の処理部の処理速度を向上し、メモリ量を削減できるの
で、Ｖ５インタフェース機能を１チップＬＳＩによって
実現することが可能となる。
【図１】本発明の原理的構成を示すブロック図である。
【図２】本発明の実施形態(2) 〜(7) を説明する図であ
る。
る。
【図３】本発明の実施形態(8),(9) を説明する図であ
る。
る。
【図４】従来の発想によるＥＦアドレス付加方式を示す
図である。
図である。
【図５】本発明の実施形態(10),(11) を説明する図であ
る。
る。
【図６】本発明の実施形態(12)を説明する図である。
【図７】本発明の実施形態(13)を説明するタイミングチ
ャートである。
ャートである。
【図８】本発明の実施形態(14)を説明する図である。
【図９】本発明の実施形態(15)を説明する図である。
【図１０】本発明の実施形態(17)を説明する図である。
【図１１】本発明の実施形態(18)を説明する図である。
【図１２】本発明の実施形態(19)を説明する図である。
【図１３】本発明の実施形態(20)を説明する図であっ
て、(a) は通常の方法による場合、(b) は本発明の方法
による場合を示す。
て、(a) は通常の方法による場合、(b) は本発明の方法
による場合を示す。
【図１４】本発明の実施形態(21)を説明する図である。
【図１５】本発明の実施形態(22)を説明する図である。
【図１６】本発明の実施形態(23)を説明する図である。
【図１７】２．０４８Ｍｂｐｓの伝送フォーマットを示
す図である。
す図である。
【図１８】ＬＡＰ−Ｖ５フレームのフォーマットを示す
図であって、（ａ）はＬＡＰ−Ｖ５フレームのフォーマ
ット、（ｂ）はＥＦアドレスとフレーム内容との対比を
示す。
図であって、（ａ）はＬＡＰ−Ｖ５フレームのフォーマ
ット、（ｂ）はＥＦアドレスとフレーム内容との対比を
示す。
【図１９】本発明が適用されるネットワークの構成を示
す図である。
す図である。
【図２０】ＰＳＴＮ使用時におけるネットワークの動作
例を示す図である。
例を示す図である。
【図２１】ＩＳＤＮ使用時におけるネットワークの動作
例を示す図である。
例を示す図である。
【符号の説明】 １ 交換網 ２ ローカル交換機 ３ アクセスネットワーク １２ 外部ＲＡＭ １６ ＨＤＬＣ処理部 １８ ＬＡＰ−Ｖ５処理部 ４４ 状態遷移テーブル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 橋永 健次 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 小林 大介 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内 (72)発明者 重岡 由美子 福岡県福岡市博多区博多駅前三丁目22番８ 号 富士通九州ディジタル・テクノロジ株 式会社内
Claims (23)
- 【請求項１】 交換網に接続されたローカル交換機と伝
送路を介して接続されたアクセスネットワークにおい
て、Ｖ５インタフェースのＨＤＬＣ部の処理を行う機能
と、ＬＡＰ−Ｖ５プロトコルの処理を行う機能と、ＩＳ
ＤＮのフレームリレーの処理を行う機能と、該各機能が
必要とする外部ＲＡＭとの間のデータの授受のためのＤ
ＭＡ制御の機能とを１チップのＬＳＩによって実現する
ことを特徴とするＶ５インタフェースの構成方式。 - 【請求項２】 Ｖ５インタフェースにおけるＨＤＬＣ部
の処理を行うＨＤＬＣ処理部において、コミュニケーシ
ョンチャネルを受信する際に、Ｖ５−エンベロープフレ
ームを分離して、各エンベロープファンクションアドレ
スごとに処理を行うことを特徴とする請求項１に記載の
Ｖ５インタフェースの構成方式。 - 【請求項３】 請求項２に記載のＶ５インタフェースの
構成方式において、受信したコミュニケーションチャネ
ルからＶ５−エンベロープフレームを分離する際に、エ
ラーフレームおよび受信側でサポートされていないＶ５
−エンベロープフレームを検出して棄却することを特徴
とするＶ５インタフェースの構成方式。 - 【請求項４】 請求項２に記載のＶ５インタフェースの
構成方式において、受信したコミュニケーションチャネ
ルからＶ５−エンベロープフレームを分離する際に、該
Ｖ５−エンベロープフレームに付加された開始フラグと
終了フラグとを同時に削除してから、各エンベロープフ
ァンクションアドレスごとに処理を行うことを特徴とす
るＶ５インタフェースの構成方式。 - 【請求項５】 請求項２に記載のＶ５インタフェースの
構成方式において、受信したコミュニケーションチャネ
ルからＶ５−エンベロープフレームを分離する際に、開
始フラグおよび終了フラグとの混同を防止するためにデ
ータ中に予め挿入されている“０”の削除を同時に行っ
てから、各エンベロープファンクションアドレスごとに
処理を行うことを特徴とするＶ５インタフェースの構成
方式。 - 【請求項６】 Ｖ５インタフェースにおいて、ＬＡＰ−
Ｖ５処理部からの複数のＣ−パスのデータをＨＤＬＣ処
理部においてコミュニケーションチャネルに多重して送
信する際に、送信するＣ−パスのデータの競合調停を行
ったのちに開始フラグと終了フラグとを付加してＶ５−
エンベロープフレームの形式にして送信することを特徴
とする請求項１に記載のＶ５インタフェースの構成方
式。 - 【請求項７】 請求項６に記載のＶ５インタフェースの
構成方式において、開始フラグおよび終了フラグの付加
と同時にデータ中における開始フラグおよび終了フラグ
との混同を防止するための“０”挿入を行うことを特徴
とするＶ５インタフェースの構成方式。 - 【請求項８】 Ｖ５インタフェースにおいてＩＳＤＮフ
レームリレーを行う際に、受信したフレームのデータ部
分をメモリに格納するとき、予め該メモリの先頭の２バ
イトを空けて受信データを格納することによって、該空
き領域に任意のエンベロープファンクションアドレスを
設定することを特徴とする請求項１に記載のＶ５インタ
フェースの構成方式。 - 【請求項９】 Ｖ５インタフェースにおいてＩＳＤＮフ
レームリレーを行う際に、受信したフレームのデータ部
分をメモリに格納するとき、予め該メモリにエンベロー
プファンクションアドレスを設定しておき、該エンベロ
ープファンクションアドレスに応じて受信データを格納
することを特徴とする請求項１に記載のＶ５インタフェ
ースの構成方式。 - 【請求項１０】 Ｖ５インタフェースにおいてＩＳＤＮ
フレームリレーを行う際に、受信したフレームのデータ
に対して、予め設定されているアドレスをフレーム中に
挿入して直接送信することを特徴とする請求項１に記載
のＶ５インタフェースの構成方式。 - 【請求項１１】 Ｖ５インタフェースにおいてＩＳＤＮ
フレームリレーを行う際に、受信したフレームがエラー
フレームである場合に該フレームに付加するＦＣＳを反
転して送信することによって、送信先においてＦＣＳエ
ラーとしてフレームを廃棄させることを特徴とする請求
項１に記載のＶ５インタフェースの構成方式。 - 【請求項１２】 Ｖ５インタフェースにおいて外部ＲＡ
Ｍへのアクセスを行う際に、ＤＭＡ制御部が、１チャネ
ルのＨＤＬＣ処理部と５チャネルのＬＡＰ−Ｖ５部から
のリクエストに対して、まず各チャネルごとに競合調停
を行ってセレクトされた６本のリクエストに対してさら
に競合調停を行って得られた１本のリクエストのみを受
け付けてＤＭＡを行うことを特徴とする請求項１に記載
のＶ５インタフェースの構成方式。 - 【請求項１３】 Ｖ５インタフェースにおいて外部ＲＡ
Ｍへのアクセスを行う際に、ＤＭＡ制御部が、ＤＭＡの
アクセスタイミング中にポーリングを行って得られたリ
クエストの状態から、ＤＭＡアクセスの継続または終了
を判断してＤＭＡを制御することを特徴とする請求項１
に記載のＶ５インタフェースの構成方式。 - 【請求項１４】 Ｖ５インタフェースにおいて外部ＲＡ
Ｍへのアクセスを行う際に、ＤＭＡ制御部が、ライトリ
クエストとリードリクエストとを競合調停することによ
って、リクエストを一本にしてＤＭＡ制御を行うことを
特徴とする請求項１に記載のＶ５インタフェースの構成
方式。 - 【請求項１５】 Ｖ５インタフェースにおいて、エンベ
ロープファンクションアドレスの設定を行う際に、下位
４ビットの設定によって、該エンベロープファンクショ
ンアドレスの識別を行うことを特徴とする請求項１に記
載のＶ５インタフェースの構成方式。 - 【請求項１６】 Ｖ５インタフェースにおいて、外部Ｒ
ＡＭの領域を固定にすることによって、該ＲＡＭのアド
レスの上位バイトを共通にすることを特徴とする請求項
１に記載のＶ５インタフェースの構成方式。 - 【請求項１７】 ＬＡＰ−Ｖ５処理部においてＬＡＰ−
Ｖ５プロトコル手順の処理を行う際に、該手順における
送信側および受信側の動作処理状態の組み合わせを記述
した状態遷移テーブルを設けることによって、該ＬＡＰ
−Ｖ５プロトコルの制御をすべてハードウェアによって
実現することを特徴とする請求項１に記載のＶ５インタ
フェースの構成方式。 - 【請求項１８】 請求項１７に記載のＶ５インタフェー
スの構成方式において、前記状態遷移テーブルへのアク
セスを行う際に、予め認識されている必要なアクセス回
数に応じて該状態遷移テーブルにアクセスすることを特
徴とするＶ５インタフェースの構成方式。 - 【請求項１９】 請求項１７に記載のＶ５インタフェー
スの構成方式において、状態ごとに異なるアクセス回数
に応じて、前記状態遷移テーブルの空き領域を詰めて構
成することを特徴とするＶ５インタフェースの構成方
式。 - 【請求項２０】 請求項１７に記載のＶ５インタフェー
スの構成方式において、任意の状態に対応して生起すべ
きアクションが複数あるとき、該複数のアクションをま
とめて一つのデータとすることを特徴とするＶ５インタ
フェースの構成方式。 - 【請求項２１】 請求項１７に記載のＶ５インタフェー
スの構成方式において、任意の状態に対応して生起すべ
きすべてのアクションをコード化して、該コードをデコ
ードすることによって、該すべてのアクションを決定す
るようにしたことを特徴とするＶ５インタフェースの構
成方式。 - 【請求項２２】 Ｖ５インタフェースにおいて、ＨＤＬ
Ｃ処理部と５チャネルのＬＡＰ−Ｖ５処理部とがＣ−パ
スを用いて通信を行う場合に、該５チャネルのＬＡＰ−
Ｖ５処理部の通信の競合調停を行うことによって、１つ
の状態遷移テーブルによって複数のＣ−パスの制御を行
うようにしたことを特徴とする請求項１に記載のＶ５イ
ンタフェースの構成方式。 - 【請求項２３】 Ｖ５インタフェースにおいて、コミュ
ニケーションチャネルに対応するＨＤＬＣ処理部と５チ
ャネルのＬＡＰ−Ｖ５処理部とがＣ−パスを用いて通信
を行う場合に、コミュニケーションチャネルに対応する
各ＨＤＬＣ処理部において競合調停を行うことによっ
て、各ＬＡＰ−Ｖ５処理部においてコミュニケーション
チャネルに対応する数の送信フレーム生成部によって複
数のＣ−パスの制御を行うことを特徴とする請求項１に
記載のＶ５インタフェースの構成方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033407A JPH09233181A (ja) | 1996-02-21 | 1996-02-21 | Ｖ５インタフェースの構成方式 |
| EP96113533A EP0792079A1 (en) | 1996-02-21 | 1996-08-23 | V5 interface architecture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8033407A JPH09233181A (ja) | 1996-02-21 | 1996-02-21 | Ｖ５インタフェースの構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09233181A true JPH09233181A (ja) | 1997-09-05 |
Family
ID=12385753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8033407A Withdrawn JPH09233181A (ja) | 1996-02-21 | 1996-02-21 | Ｖ５インタフェースの構成方式 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0792079A1 (ja) |
| JP (1) | JPH09233181A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100425985B1 (ko) * | 1999-12-28 | 2004-04-03 | 엘지전자 주식회사 | 교환 시스템에서 디 채널 패킷 데이터 처리장치 |
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| FI106688B (fi) * | 1997-12-17 | 2001-03-15 | Nokia Networks Oy | Menetelmä ISDN-käyttäjäportin tilavalvonnan toteuttamiseksi |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1996
- 1996-02-21 JP JP8033407A patent/JPH09233181A/ja not_active Withdrawn
- 1996-08-23 EP EP96113533A patent/EP0792079A1/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0792079A1 (en) | 1997-08-27 |
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