JPS6253097A - 制御デ−タ伝送方式 - Google Patents
制御デ−タ伝送方式Info
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- JPS6253097A JPS6253097A JP60193400A JP19340085A JPS6253097A JP S6253097 A JPS6253097 A JP S6253097A JP 60193400 A JP60193400 A JP 60193400A JP 19340085 A JP19340085 A JP 19340085A JP S6253097 A JPS6253097 A JP S6253097A
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- JP
- Japan
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- address
- common
- data transmission
- line
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、電子交換機での制御データ伝送方式に関す
る。
る。
今後の交換機に於ては、端末の高機能化が進む一方で従
来からの標準電話機も同時に同じ交換機に収容する必要
がある。この時、制御データ上に伝送される制御データ
の形態が物理、論理レベルの不一致となり共通制御装置
側で端末毎の処理を設ける為にプログラム量の増大等の
負荷を招くこととなる。このため、ライン／トランクカ
ード部に制御データのレベルを一致させるためのハード
ウェア、例えばＣＰＵ等を持つ必要がでてくる。
来からの標準電話機も同時に同じ交換機に収容する必要
がある。この時、制御データ上に伝送される制御データ
の形態が物理、論理レベルの不一致となり共通制御装置
側で端末毎の処理を設ける為にプログラム量の増大等の
負荷を招くこととなる。このため、ライン／トランクカ
ード部に制御データのレベルを一致させるためのハード
ウェア、例えばＣＰＵ等を持つ必要がでてくる。
こめ時にそのＣＰＵにプログラムをダウンロードする場
合に、全てのライン／トランクカード上のＣＰＵにダウ
ンロードを行う必要がある。このために、Ｎ枚のライン
／トランクカードが存在すれば、Ｎ回同じプログラムを
ロードするという、処理時間の増大およびスループット
の低下という問題点があった。
合に、全てのライン／トランクカード上のＣＰＵにダウ
ンロードを行う必要がある。このために、Ｎ枚のライン
／トランクカードが存在すれば、Ｎ回同じプログラムを
ロードするという、処理時間の増大およびスループット
の低下という問題点があった。
本発明は上記問題点を解決するたコ・へ）こ・戊を１ｔ
たものであり、グループアドレスという回報アドレスを
設定することにより、同一のプログラム又はデータを複
数回数送出するという無駄を省くことにより、処理時間
の短縮化およびスルーグツトが向上した制御データ伝送
方式を提供することを目的とする。
たものであり、グループアドレスという回報アドレスを
設定することにより、同一のプログラム又はデータを複
数回数送出するという無駄を省くことにより、処理時間
の短縮化およびスルーグツトが向上した制御データ伝送
方式を提供することを目的とする。
ライン／トランクカードと、交換処理を行う共通制御部
との間で呼の接続情報等の制御データを伝送する制御デ
ータ伝送方式におりて、前記共通制御部から任意のグル
ープを指定するグループアドレスを送出する手段と、１
又は複数のグループアドレスをライン／トランクカード
側に予じめ指定しておく手段と、ライン／トランクカー
ドにおいて制御データ伝送路から受信したデータからグ
ループアドレスを抽出し、予じめ指定されたグループア
ドレスとを比較する手段と、この手段により一致が検出
された時該当するデータを受信する手段とを備えている
こと特徴とする。
との間で呼の接続情報等の制御データを伝送する制御デ
ータ伝送方式におりて、前記共通制御部から任意のグル
ープを指定するグループアドレスを送出する手段と、１
又は複数のグループアドレスをライン／トランクカード
側に予じめ指定しておく手段と、ライン／トランクカー
ドにおいて制御データ伝送路から受信したデータからグ
ループアドレスを抽出し、予じめ指定されたグループア
ドレスとを比較する手段と、この手段により一致が検出
された時該当するデータを受信する手段とを備えている
こと特徴とする。
この発明によれば、同一プログラム、データの伝送が効
率良く短時間で行われ、例えば、システムがダウン時か
ら回復するまでの時間が大幅に短縮され、システムにお
ける空白時間も減少し、サービスの向上が図れる。
率良く短時間で行われ、例えば、システムがダウン時か
ら回復するまでの時間が大幅に短縮され、システムにお
ける空白時間も減少し、サービスの向上が図れる。
本発明の達成手段を図により説明する。
第１図に交換機の実装例を示す。
例えばシェルフ１には交換処理、メインテナンスなどを
司どるメイｙｃＰＵ （ＭＣＰＵ）カード。
司どるメイｙｃＰＵ （ＭＣＰＵ）カード。
各徨アプリケージ！／（通話管理メッセージングなど）
を司どるアプリケーションＣＰＵ （ＡＣＰＵ）、ライ
ン／トランクカードと上記ＭＣＰＵやＡＣＰＵ間の通信
制御やソフトにおける入出力レベル変換等を行うローカ
ルＣＰＵ （ＬＣＰＵ）それに時分割タイムスロットの
変換を行うタイムスイッチ（ＴＳＷ）カードなど共通制
御部が実装される。
を司どるアプリケーションＣＰＵ （ＡＣＰＵ）、ライ
ン／トランクカードと上記ＭＣＰＵやＡＣＰＵ間の通信
制御やソフトにおける入出力レベル変換等を行うローカ
ルＣＰＵ （ＬＣＰＵ）それに時分割タイムスロットの
変換を行うタイムスイッチ（ＴＳＷ）カードなど共通制
御部が実装される。
シェルフ２〜ルには電話機やデータ端末などが接続され
るライン／トランクシェルフが回線数に応じて実装され
る。
るライン／トランクシェルフが回線数に応じて実装され
る。
第２図にシェルフの実装ブロック図を示す。共通制御部
シェルフとライン／トランクシェルフ間は共通制御部か
らライン／トランクへの送信用ハイウェイとライン／ト
ランクから共通制御部への受信用ハイウェイによりシリ
アル伝送を行うコントロールハイウェイ、ＰＣＭタイム
スロット入替えを行うためのＰＣＭハイウェイにより接
続される０ 共通制御部シェルフ内のＬＣＰＵ、ＭＣＰＵ。
シェルフとライン／トランクシェルフ間は共通制御部か
らライン／トランクへの送信用ハイウェイとライン／ト
ランクから共通制御部への受信用ハイウェイによりシリ
アル伝送を行うコントロールハイウェイ、ＰＣＭタイム
スロット入替えを行うためのＰＣＭハイウェイにより接
続される０ 共通制御部シェルフ内のＬＣＰＵ、ＭＣＰＵ。
ＡＣＰＵ、ＴＳＷ等の間の通信は共通パス（例えばＩＥ
ＥＥ７９６）により行なわれ、通信データを共通パスに
接続された共通メモリに読み書することにより行なわれ
る。
ＥＥ７９６）により行なわれ、通信データを共通パスに
接続された共通メモリに読み書することにより行なわれ
る。
第３図にライン／トランクカードのうちディジタル電話
用のカードのブロック図例を示す。図中１、ＬＳＩ（イ
ンタフェースＬＳＩ）はライン／トランクカード及びカ
ードに接続される電話機や局線などをコントロールする
ＣＰＵ （ボートコントローラ）と第２図のＬＣＰＵと
の間の通信制御を行うＬＳＩでディジタルＸ話用ＬＳＩ
（ＤＴＬＳＩ）はディジタル電話とボートコントロー
ラ（ｐｃ ）との間の通信制御を行うＬＳＩである。
用のカードのブロック図例を示す。図中１、ＬＳＩ（イ
ンタフェースＬＳＩ）はライン／トランクカード及びカ
ードに接続される電話機や局線などをコントロールする
ＣＰＵ （ボートコントローラ）と第２図のＬＣＰＵと
の間の通信制御を行うＬＳＩでディジタルＸ話用ＬＳＩ
（ＤＴＬＳＩ）はディジタル電話とボートコントロー
ラ（ｐｃ ）との間の通信制御を行うＬＳＩである。
第４図にＬＣＰＵカードのブロック図を示す。
図中、１．ＬＳＩは第３図に示すＬＳＩと同一の構成で
あるが、外部からのモード設定入力を異にしておりＬＣ
ＰＵカードの場合はマスターモードで動作するが、ライ
ン／トランクカードの場合はスレーブモードで動作する
。ローカルメモリはＬＣＰＵを動作させるためのプログ
ラムやデータを入れるためのものである。バッファは共
通パスとローカルパスを切り離したり、接続するための
ものである。ＬＣＰＵが共通パスをアクセスする時は図
中のデコーダが共通メモリに割り当てられたアドレスを
検出した時、バッファをオンにして共通パスとローカル
パスを接続する。共通パスに接続されているメモリとロ
ーカルメモリは異なるアドレスが割当てである。第５図
［ＦｉＭＣＰＵカードブロック図例を示す。
あるが、外部からのモード設定入力を異にしておりＬＣ
ＰＵカードの場合はマスターモードで動作するが、ライ
ン／トランクカードの場合はスレーブモードで動作する
。ローカルメモリはＬＣＰＵを動作させるためのプログ
ラムやデータを入れるためのものである。バッファは共
通パスとローカルパスを切り離したり、接続するための
ものである。ＬＣＰＵが共通パスをアクセスする時は図
中のデコーダが共通メモリに割り当てられたアドレスを
検出した時、バッファをオンにして共通パスとローカル
パスを接続する。共通パスに接続されているメモリとロ
ーカルメモリは異なるアドレスが割当てである。第５図
［ＦｉＭＣＰＵカードブロック図例を示す。
ＭＣＰＵカードはブロック図で見た構成上第４図で説明
したＬＣＰＵカードと同じである。
したＬＣＰＵカードと同じである。
第６図にはＴ８Ｗカードのブロック図を示す。
ＴＳＷカードはＭＣＰＵからのみアクセスされるので共
通バスに接続されたデコーダが、タイムスイッチコント
ロールのアドレスか否かをモニターして、アドレスが一
致した時のみバッファをオンにして共通バスに接続する
。
通バスに接続されたデコーダが、タイムスイッチコント
ロールのアドレスか否かをモニターして、アドレスが一
致した時のみバッファをオンにして共通バスに接続する
。
第７図の共通メモリカードの共通メモリをアクセスする
方法も第６図のＴＳＷカードの場合と同様である。
方法も第６図のＴＳＷカードの場合と同様である。
次にシリアル伝送の方式について説明する。
この実施例に係るシステムを第８図に示す。このシステ
ムは、複数のインタフェースＬＳＩ（以下■・ＬＳＩと
よぶ）、クロック発生回路、ＬＣＰＵ、ＰＣ，Ｃ０ＤＥ
Ｃや５ＬＩＣ等を含む回線対応部、データハイウェイ、
およびＰＣＭハイウェイよより構成される。
ムは、複数のインタフェースＬＳＩ（以下■・ＬＳＩと
よぶ）、クロック発生回路、ＬＣＰＵ、ＰＣ，Ｃ０ＤＥ
Ｃや５ＬＩＣ等を含む回線対応部、データハイウェイ、
およびＰＣＭハイウェイよより構成される。
ｌＬＳＩは、タイムスロットの変化点に同期して予じめ
自己に割り当てられたタイムスロットにデータを送出す
る機能をもつマスク・モードと、外部からのタイムスロ
ット指定アドレスにより得られるタイムスロットアドレ
スと一致するタイムスロットにのみデータを送出できる
機能をもつスレーブ・モードとに、ＬＳＩへのモード設
定入力信号により切換えられる。
自己に割り当てられたタイムスロットにデータを送出す
る機能をもつマスク・モードと、外部からのタイムスロ
ット指定アドレスにより得られるタイムスロットアドレ
スと一致するタイムスロットにのみデータを送出できる
機能をもつスレーブ・モードとに、ＬＳＩへのモード設
定入力信号により切換えられる。
マスク・モードのＩＬＳＩ（）はＬＣＰＵ（）に接続さ
れ、該ＬＣＰＵとデータハイウェイ（コントロールハイ
ウェイ）との間のデータ送受信のインタフェースを行な
う。マスター・モード■・ＬＳＩからデータハイウェイ
へのデータ送出は、タイムスロットの変化点に同期して
行う。
れ、該ＬＣＰＵとデータハイウェイ（コントロールハイ
ウェイ）との間のデータ送受信のインタフェースを行な
う。マスター・モード■・ＬＳＩからデータハイウェイ
へのデータ送出は、タイムスロットの変化点に同期して
行う。
スレーブ・モードＩＬＳＩ（）からの
データの受信はヘッダを検出したときて受信し、ＬＣＰ
ＵＫ受信要求のための割り込みを行う。
ＵＫ受信要求のための割り込みを行う。
スレーブ・モードのＩＬＳＩ（）は
カード単位でカード内の各ボートの入出力を制御するｐ
ｃ （）と接続する。データハイウェイへのデータ送
出は、外部から固定的に入力されているタイムスロット
指定アドレスと一致するタイムスロットにおいてのみで
きる。受信の場合は、ヘッダを検出した後データハイウ
ェイからのデータを受信し、受信データ中のアドレスが
ＬＳＩの外部からのタイムスロット指定アドレスと一致
したときのみ、そのデータを有効データと判断し、ＰＣ
に受信要求のための割り込みを発生する。該ＰＣはこの
要求により、ｌＬＳＩのデータ受信レジスタからデータ
を読み出し、そのデータに従って、ライン／トランクカ
ードの制御を行う。回線対応部へのデータの送出はＰＣ
がｌＬＳＩの回線対応制御部に制御データを書きこみ、
その後ｌＬＳＩがそのデータを回線対応部に送出するこ
とにより行う。
ｃ （）と接続する。データハイウェイへのデータ送
出は、外部から固定的に入力されているタイムスロット
指定アドレスと一致するタイムスロットにおいてのみで
きる。受信の場合は、ヘッダを検出した後データハイウ
ェイからのデータを受信し、受信データ中のアドレスが
ＬＳＩの外部からのタイムスロット指定アドレスと一致
したときのみ、そのデータを有効データと判断し、ＰＣ
に受信要求のための割り込みを発生する。該ＰＣはこの
要求により、ｌＬＳＩのデータ受信レジスタからデータ
を読み出し、そのデータに従って、ライン／トランクカ
ードの制御を行う。回線対応部へのデータの送出はＰＣ
がｌＬＳＩの回線対応制御部に制御データを書きこみ、
その後ｌＬＳＩがそのデータを回線対応部に送出するこ
とにより行う。
また回線対応部の状態又は、端末すなわちディジタル電
話機等からのデータはｌＬＳＩが回線対応制御部のＩ１
０レジスタに周期的に取り込まれる。ＰＣは周期的にこ
のＩ１０レジスタを読み込むことにより、その状態変化
およびＬＣＰＵに制御データをｌＬＳＩの送信レジスタ
に書き込む。
話機等からのデータはｌＬＳＩが回線対応制御部のＩ１
０レジスタに周期的に取り込まれる。ＰＣは周期的にこ
のＩ１０レジスタを読み込むことにより、その状態変化
およびＬＣＰＵに制御データをｌＬＳＩの送信レジスタ
に書き込む。
この後ＩＬ８Ｉは外部からのタイムスロット指定アドレ
スにより得られるタイムスロットアドレスと一致するタ
イムスロット時に送信レジスタの内容をデータ出力線に
出力する。
スにより得られるタイムスロットアドレスと一致するタ
イムスロット時に送信レジスタの内容をデータ出力線に
出力する。
次に共通制御部シェルフ内の各部間のデータ伝送につい
て説明する。このデータ伝送には、各ＬＣＰＵが傘下の
ライン／トランクカードから集めた端末の状態に関する
データ及び端末からのデータを所定レベルまで前処理し
九ものをＭＣＰＵ又は人ＣＰＵに伝えるためのデータ伝
送と、ＭＣＰＵおよびＡＣＰＵがそれぞれ交換処理およ
びアプリケージ冒ンサービス処理をして得た端末制御デ
ータをＬＣＰＵ側に伝えるためのデータ伝送とがある。
て説明する。このデータ伝送には、各ＬＣＰＵが傘下の
ライン／トランクカードから集めた端末の状態に関する
データ及び端末からのデータを所定レベルまで前処理し
九ものをＭＣＰＵ又は人ＣＰＵに伝えるためのデータ伝
送と、ＭＣＰＵおよびＡＣＰＵがそれぞれ交換処理およ
びアプリケージ冒ンサービス処理をして得た端末制御デ
ータをＬＣＰＵ側に伝えるためのデータ伝送とがある。
前述したようＫＬＣＰＵをＭＣＰＵあるいはＡＣＰＵと
の間のデータ伝送を割込処理を用いて行なうと処理効率
が低下するので、本発明では共通パス上に各ＣＰＵが共
通的にアクセスすることのできる共通メモリを設け、こ
のメモリにデータを書き込み、あるいはこのメモリから
データを読み出すことによりデータ伝送を行なっている
。
の間のデータ伝送を割込処理を用いて行なうと処理効率
が低下するので、本発明では共通パス上に各ＣＰＵが共
通的にアクセスすることのできる共通メモリを設け、こ
のメモリにデータを書き込み、あるいはこのメモリから
データを読み出すことによりデータ伝送を行なっている
。
共通バスに共通メモリを接続して任意のＣＰＵ間のデー
タ伝送を行なう手法自体は例えばＩＥＥＥ７９６による
制御により公知である。これは端的にいえば、アクセス
を必要とするＣＰ（Ｊがコントロール信号を共通線上に
出してパスをアクセス期間中専有して行なわれる。複数
のＣＰＵのアクセスが衝突すれば、所定の優先順位に基
いて処理される。
タ伝送を行なう手法自体は例えばＩＥＥＥ７９６による
制御により公知である。これは端的にいえば、アクセス
を必要とするＣＰ（Ｊがコントロール信号を共通線上に
出してパスをアクセス期間中専有して行なわれる。複数
のＣＰＵのアクセスが衝突すれば、所定の優先順位に基
いて処理される。
各ＬＣＰＵは端末側に状態変化があった都度、および端
末からダイヤル情報が送られてくる都度そのデータを共
通メモリに書き込む。ＭＣＰＵは、この共通メモリを定
期的にポーリングすることＫより、各端末の状態変化を
知る。例えば、起呼が生ずると、これを検出して呼処理
に入る。そして呼処理の一連のルーチンの中で、共通メ
モリに蓄えられているデータ若しくは端末からＬＣＰＵ
を合して共通メモリに書き込まれているべきデータが必
要になったとき、そのときに共通メモリをアクセスして
その処理を行なう。処理の結果、端末側を制御するデー
タが変わった場合には、そのデータを共通メモリに書き
込む。一方、ＬＣＰＵは端末制御データに変更が生じた
か否か生じた場合どういう内容になったかを検知すべく
、共通メモリを定期的にポーリングしている。
末からダイヤル情報が送られてくる都度そのデータを共
通メモリに書き込む。ＭＣＰＵは、この共通メモリを定
期的にポーリングすることＫより、各端末の状態変化を
知る。例えば、起呼が生ずると、これを検出して呼処理
に入る。そして呼処理の一連のルーチンの中で、共通メ
モリに蓄えられているデータ若しくは端末からＬＣＰＵ
を合して共通メモリに書き込まれているべきデータが必
要になったとき、そのときに共通メモリをアクセスして
その処理を行なう。処理の結果、端末側を制御するデー
タが変わった場合には、そのデータを共通メモリに書き
込む。一方、ＬＣＰＵは端末制御データに変更が生じた
か否か生じた場合どういう内容になったかを検知すべく
、共通メモリを定期的にポーリングしている。
このように、各ＣＰＵが、必要に応じ又は定期的に共通
メモリをポーリングによりアクセスすることにより相互
間のデータ伝送が行なわれる。したがりて、本発明の交
換機の場合、ＬＣＰＵとＭＣＰＵやＡＣＰＵとでは機能
レベルに差があって、Ｍ ＣＰ Ｕ＋Ａ ＣＰ ＵにＬ
ＣＰＵ側からデータが集ってくる関係にあるが、自らの
処理プログラム（例えば交換処理プログラム）の実行に
中断を来たすことなく最大効率Ｏ処理速度が得られる。
メモリをポーリングによりアクセスすることにより相互
間のデータ伝送が行なわれる。したがりて、本発明の交
換機の場合、ＬＣＰＵとＭＣＰＵやＡＣＰＵとでは機能
レベルに差があって、Ｍ ＣＰ Ｕ＋Ａ ＣＰ ＵにＬ
ＣＰＵ側からデータが集ってくる関係にあるが、自らの
処理プログラム（例えば交換処理プログラム）の実行に
中断を来たすことなく最大効率Ｏ処理速度が得られる。
また、今後交換処理に付随した各種アプリケージｌフサ
−ビス（通話管理、メツセージ、ディレクトリ−等）が
要求されるため、それらサービスを専用で行なうアプリ
ケージ冒ンＣＰＵ、ＡＣＰＵなども必要となってくる。
−ビス（通話管理、メツセージ、ディレクトリ−等）が
要求されるため、それらサービスを専用で行なうアプリ
ケージ冒ンＣＰＵ、ＡＣＰＵなども必要となってくる。
これらを考慮し、ＬＣＰＵ％ＭＣＰＵそれにＡＣＰＵそ
の他共通パスに接続されるプロセッサーは共通メモリを
介してデータの送受が行なえるようにする。
の他共通パスに接続されるプロセッサーは共通メモリを
介してデータの送受が行なえるようにする。
即ち本アーキラクチャを用いれば第９図に示すプロセッ
サー機能配分及びプロセッサ間通信データに示すように
シリアル伝送とパラレル伝送の間にＬＣＰＵを備えるこ
とにより、ＬＣＰＵで物理レベルから論理レベル（発呼
要求、終話等）変換を行うことによりＭＣＰｔＪは入出
力を最大抽象化したレベルで扱うことができる。
サー機能配分及びプロセッサ間通信データに示すように
シリアル伝送とパラレル伝送の間にＬＣＰＵを備えるこ
とにより、ＬＣＰＵで物理レベルから論理レベル（発呼
要求、終話等）変換を行うことによりＭＣＰｔＪは入出
力を最大抽象化したレベルで扱うことができる。
またＬＣＰＵが端末やトランクとのコマンドデータ送出
コントロールを行うため、ＭＣＰＵがコマンドデータの
管理を行なう必要がないためＭＣＰＵの負荷が軽減され
より拡張性をもたせることもできる。
コントロールを行うため、ＭＣＰＵがコマンドデータの
管理を行なう必要がないためＭＣＰＵの負荷が軽減され
より拡張性をもたせることもできる。
さらには、ＬＣＰＵとＭＣＰＵ、ＡＣＰＵなどと共通バ
スによって接続されている共通メモリを介してデータ送
受を行うために、ＭＣＰＵ−ＬＣＰＵ、ＬＣＰＵ−ＡＣ
ＰＵ、ＭＣＰＵ−ＡＣＰＵ間の通信を柔軟に行うことが
できるため、より高度なサービスを実時間性を保ちなが
ら行うことができる。
スによって接続されている共通メモリを介してデータ送
受を行うために、ＭＣＰＵ−ＬＣＰＵ、ＬＣＰＵ−ＡＣ
ＰＵ、ＭＣＰＵ−ＡＣＰＵ間の通信を柔軟に行うことが
できるため、より高度なサービスを実時間性を保ちなが
ら行うことができる。
インタフェースＬＳＩ第１０図の構成を説明する。
このＬＳＩは、データノ・イウエイ（以下ＤＨＷ）への
データ送出がタイムスロットの変化点に同期してまされ
る機能をもつマスク・モードと、ＤＨＷへのデータ送出
が外部からのタイムスロット指定アドレスにより得られ
るタイムスロットアドレスと一致するタイムスロットに
のみできるスレーブ・モードとに切換えできる。マスタ
／スレーブ・モードの制御部はデータハイウェイ送受信
部内にあり入力信号によりＬＳＩの動作をいずれかのモ
ードに切換える。
データ送出がタイムスロットの変化点に同期してまされ
る機能をもつマスク・モードと、ＤＨＷへのデータ送出
が外部からのタイムスロット指定アドレスにより得られ
るタイムスロットアドレスと一致するタイムスロットに
のみできるスレーブ・モードとに切換えできる。マスタ
／スレーブ・モードの制御部はデータハイウェイ送受信
部内にあり入力信号によりＬＳＩの動作をいずれかのモ
ードに切換える。
また、ｌＬＳＩがモード指定によりマスタモードに指定
された時、回線対応制御部およびＰＣＭタイムスロット
制御部は使用しない。
された時、回線対応制御部およびＰＣＭタイムスロット
制御部は使用しない。
（１）データハイウェイ送受信部
ＤＨＷ送受信部は、ＤＨＷとの間でデータの送受信を行
なう。送受信のタイミングはモードにより異なる。
なう。送受信のタイミングはモードにより異なる。
マスク・モードでＤＨＷに送信する場合は、データの送
出はタイムスロットの変化点に同期する。
出はタイムスロットの変化点に同期する。
受信の場合は、ヘッダ検出後ＤＨＷからデータを受信す
る。
る。
スレーブ・モードでＤＨＷに送信する場合は、外部から
該当ＬＳＩへのタイムスロット指定アドレスにより得ら
れるタイムスロットアドレスと一致するタイムスロット
にのみ送出できる。受信の場合は、ヘッダ検出後ＤＨＷ
からデータを受信し、外部からのタイムスロット指定ア
ドレスと受信データの中のアドレスとが一致するとき、
データをＤＨＷ送受信部レジスタに格納する。
該当ＬＳＩへのタイムスロット指定アドレスにより得ら
れるタイムスロットアドレスと一致するタイムスロット
にのみ送出できる。受信の場合は、ヘッダ検出後ＤＨＷ
からデータを受信し、外部からのタイムスロット指定ア
ドレスと受信データの中のアドレスとが一致するとき、
データをＤＨＷ送受信部レジスタに格納する。
（２１ＣＰ Ｕインタフェース部
ＣＰＵインタフェース部は、データバスからのアドレス
・データをデコードし、ＬＳＩ内の各プロソクヘデータ
を送る。
・データをデコードし、ＬＳＩ内の各プロソクヘデータ
を送る。
（３）回線制御対応部
回線制御対応部は内部にＩ１０レジスタを持ち、ＬＳＩ
外の回線対応部と接続する。回線対応部は、各回線ある
いは端末との間で制御信号のデコードを行なう回路であ
る。
外の回線対応部と接続する。回線対応部は、各回線ある
いは端末との間で制御信号のデコードを行なう回路であ
る。
（４） Ｐ ＣＭタイムスロット制御部ＰＣＭフレーム
同期とＰＣＭクロックによりタイムスロットを計数して
、ＰＣから設定されたＰＣＭタイムスロットアドレスと
比較して一致したときに、Ｃ０ＤＥＣに対してフレーム
同期を与える制御を行なう。このように構成されたシス
テムにおいて、本方式が特徴とするところは、ＭＣＰＵ
から複数のＰＣに対し同一データを伝送する場合、複数
のスレーブＬＳＩに対して単一のアドレスグループを与
えておき、ＭＣＰＵからこれらのスレーブＬＳＩＫ同一
データ等を送る場合に、このアドレスグループを用いる
。アドレスグループハ、複数のｌ−ＬＳＩのアドレスの
集合としての意義を有し、予じめ登録しておく。なお、
同一データを複数のＰＣに伝送する場合には、（１）
ｐ ｃに通常の発信を繰り返し、同一データを送る方法
、または、（２）本発明のように１一時に複数のＰＣを
代表するアドレスに伝送データを付加して伝送する方法
がある。前者（１）は、簡便ではあるが、各ＰＣＫ対し
、アドレスと同一データを伝送しなければ々らない。こ
れに対し、後者（２）の方法においては、ＬＣＰＵと複
数のＰＣの間において一度伝送するだけでよく、これに
費やす時間が短縮され、ＬＣＰＵの負荷も非常に楽にな
る。
同期とＰＣＭクロックによりタイムスロットを計数して
、ＰＣから設定されたＰＣＭタイムスロットアドレスと
比較して一致したときに、Ｃ０ＤＥＣに対してフレーム
同期を与える制御を行なう。このように構成されたシス
テムにおいて、本方式が特徴とするところは、ＭＣＰＵ
から複数のＰＣに対し同一データを伝送する場合、複数
のスレーブＬＳＩに対して単一のアドレスグループを与
えておき、ＭＣＰＵからこれらのスレーブＬＳＩＫ同一
データ等を送る場合に、このアドレスグループを用いる
。アドレスグループハ、複数のｌ−ＬＳＩのアドレスの
集合としての意義を有し、予じめ登録しておく。なお、
同一データを複数のＰＣに伝送する場合には、（１）
ｐ ｃに通常の発信を繰り返し、同一データを送る方法
、または、（２）本発明のように１一時に複数のＰＣを
代表するアドレスに伝送データを付加して伝送する方法
がある。前者（１）は、簡便ではあるが、各ＰＣＫ対し
、アドレスと同一データを伝送しなければ々らない。こ
れに対し、後者（２）の方法においては、ＬＣＰＵと複
数のＰＣの間において一度伝送するだけでよく、これに
費やす時間が短縮され、ＬＣＰＵの負荷も非常に楽にな
る。
以下更に詳述する。
まず、この実施例での信号フォーマットを説明する。第
１１図に示すように、ヘッダ、アドレス。
１１図に示すように、ヘッダ、アドレス。
制御データ、（伝送すべき）データにより１フレームを
形成している。
形成している。
アドレスの徨類としては、個別のＰＣに対しデータを伝
送する場合の個別アドレスと、複数のＰＣに対し、同一
データを伝送する回報アドレスと、全てのＰＣに対して
同一データを伝送する一斉回報アドレスとに分けられる
。
送する場合の個別アドレスと、複数のＰＣに対し、同一
データを伝送する回報アドレスと、全てのＰＣに対して
同一データを伝送する一斉回報アドレスとに分けられる
。
個別アドレス、回報アドレス、−斉回報アドレスの区別
は、第１１図のアドレスフォーマットのＭＳＢ２ビット
により行う。Ｍ８Ｂ２ビットに続き、個別アドレスを示
す場合には、単一のアドレスが、同報の場合ならば、任
意に指定されたグループを示すグループアドレスが付か
される。
は、第１１図のアドレスフォーマットのＭＳＢ２ビット
により行う。Ｍ８Ｂ２ビットに続き、個別アドレスを示
す場合には、単一のアドレスが、同報の場合ならば、任
意に指定されたグループを示すグループアドレスが付か
される。
次に、第１２図、第１３図を用いてより具体的に説明す
る。
る。
第１２図に示すように、単一のグループアドレス情報（
＃人）が、複数のｌ−ＬＳＩのアドレス情報（＃１〜＃
１）を代表しているものとする。
＃人）が、複数のｌ−ＬＳＩのアドレス情報（＃１〜＃
１）を代表しているものとする。
すると、ＬＣＰＵから、複数の１．ＬＳＩに対し、同一
データを伝送する場合には、第１１図に示すように、デ
ータフォーマット中、アドレスの上位２ピツ）Ｋ対し、
識別子′″１０“を設け、引き続き、＃１〜＃ルの代表
アドレスとして＃Ａを付加すればよい。すると、ＬＣＰ
Ｕからのデータは、−回の発信操作により複数の工・Ｌ
ＳＩＩＣ送られることになる。
データを伝送する場合には、第１１図に示すように、デ
ータフォーマット中、アドレスの上位２ピツ）Ｋ対し、
識別子′″１０“を設け、引き続き、＃１〜＃ルの代表
アドレスとして＃Ａを付加すればよい。すると、ＬＣＰ
Ｕからのデータは、−回の発信操作により複数の工・Ｌ
ＳＩＩＣ送られることになる。
なお、受信側の１．ＬＳＩ（ライン／トランクカード側
）においてはデータ伝送路から受信したデータからグル
ープアドレスを抽出し、カード内に記憶されていたグル
ープアドレスと比較する。
）においてはデータ伝送路から受信したデータからグル
ープアドレスを抽出し、カード内に記憶されていたグル
ープアドレスと比較する。
この比較により一致した時に受信することになる。
ここで、ライン／トランクカードにおいては、自己に割
り当てられたアドレスと、自己を含むグル−プアドレス
、及び−斉同報を示す識別子については、予じめその情
報を記憶されている必要がある０ 第１２図に示す場合においては、グループアドレス＃Ａ
が、標準電話機（ＳＴＴ） が割り当てられたカード
であることを示している。このカードは、ＬＣＰＵから
の伝送データを受信するが、他のカードは、このデータ
を受信できない。
り当てられたアドレスと、自己を含むグル−プアドレス
、及び−斉同報を示す識別子については、予じめその情
報を記憶されている必要がある０ 第１２図に示す場合においては、グループアドレス＃Ａ
が、標準電話機（ＳＴＴ） が割り当てられたカード
であることを示している。このカードは、ＬＣＰＵから
の伝送データを受信するが、他のカードは、このデータ
を受信できない。
第１３図には、上記比較のための具体的構成を示す。
ここでは、受信したアドレスの上位２ビツトがそれぞれ
セレクタのＥ端子、Ｓ端子に供給される。
セレクタのＥ端子、Ｓ端子に供給される。
セレクタの２人力としては、ライン／トランクカード内
に予じめ設けられたメモリ内に記憶されているグループ
アドレスと、個々の工・ＬＳＩ に割り当てられたＬＳ
Ｉアドレスとが供給される。
に予じめ設けられたメモリ内に記憶されているグループ
アドレスと、個々の工・ＬＳＩ に割り当てられたＬＳ
Ｉアドレスとが供給される。
そして（ｇ、 Ｓ） ＝ （０，Ｏ）のときＬＳＩアド
レスが、（Ｅ、 Ｓ） ＝ （１，０）のとき、グルー
プアドレスが、セレクタから出力され、コンパレータの
一入力端子に供給される。このコンパレータの他入力端
子には、受信アドレスの上位２ビツト（ｉＩ別子）に続
くアドレスが供給される。両者が一致したとき、コンパ
レータの出力は「１」 となる。一方、上位２ビツトの
信号はアンドゲートの２人力となり、−斉回報の場合に
は、上位２ビツトが「１１」であり、アンドゲートの出
力は「１」となる。
レスが、（Ｅ、 Ｓ） ＝ （１，０）のとき、グルー
プアドレスが、セレクタから出力され、コンパレータの
一入力端子に供給される。このコンパレータの他入力端
子には、受信アドレスの上位２ビツト（ｉＩ別子）に続
くアドレスが供給される。両者が一致したとき、コンパ
レータの出力は「１」 となる。一方、上位２ビツトの
信号はアンドゲートの２人力となり、−斉回報の場合に
は、上位２ビツトが「１１」であり、アンドゲートの出
力は「１」となる。
このアンドゲートの出力とコンパレータの出力は、オア
ゲートに入力する。オアゲートの「１」出力は、ポート
コントローラであるＣＰＯに対する受信要求となる。よ
って、受信アドレスが、受信した１、ＬＳＩを示す場合
、受信した工・ＬＳＩを含むグループアドレスである場
合、又は−斉回報である場合に、ＣＰＵに対して、アド
レスに続くデータを受信せよという命令が出される。
ゲートに入力する。オアゲートの「１」出力は、ポート
コントローラであるＣＰＯに対する受信要求となる。よ
って、受信アドレスが、受信した１、ＬＳＩを示す場合
、受信した工・ＬＳＩを含むグループアドレスである場
合、又は−斉回報である場合に、ＣＰＵに対して、アド
レスに続くデータを受信せよという命令が出される。
このような構成による効果は、システムダウン時にシス
テムを立上げる時等、プログラム等を各ポー）Ｋ記憶す
る時に１より顕著となる。すなわち、プログラム等のロ
ーディングに要する時間がポート数によらず、ローディ
ングするべきプログラム数によってのみ決まるので、シ
ステムを立上げるのに要する時間が非常に短縮される。
テムを立上げる時等、プログラム等を各ポー）Ｋ記憶す
る時に１より顕著となる。すなわち、プログラム等のロ
ーディングに要する時間がポート数によらず、ローディ
ングするべきプログラム数によってのみ決まるので、シ
ステムを立上げるのに要する時間が非常に短縮される。
ＭＣＰＵカードはブロック図で見た構成上第４図で説明
したＬＣＰＵカードと同じである０第６図にはＴＳＷカ
ードのブロック図を示す。
したＬＣＰＵカードと同じである０第６図にはＴＳＷカ
ードのブロック図を示す。
ＴＳＷカードはＭＣＰＵからのみアクセスされるので共
通バスに接続されたデコーダが、タイムスイッチコント
ロールのアドレスか否かをモニターして、アドレスが一
致した時のみバッファをオンにして共通パスに接続する
。
通バスに接続されたデコーダが、タイムスイッチコント
ロールのアドレスか否かをモニターして、アドレスが一
致した時のみバッファをオンにして共通パスに接続する
。
第７図の共通メモリカードの共通メモリをアクセスする
方法も第６図のＴＯＷカードの場合と同様である。
方法も第６図のＴＯＷカードの場合と同様である。
次にシリアル伝送の方式について説明する。
第１図乃至第１３図は、本発明の一実施例を示す図であ
る。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 図面の浄？、（内容に変更なし） 第１図２娩壜５１切墳Ｖ］ 第２図ジＶし７内斬伜１ 第 ３ 図 ライ）／トラ）７７１−ドブ獅７５ｖ
ケ〕第 ４ 図 乙ｃｐｕｎ−ドブ’ｅｌ−，り＠ｗ
３第 ５ 図ＭＣｐＬＬＮびＡＣＰＬＬカードブ＝７
＠ｉｑ第 ６ 図７８ｗカードへア５い、７回例第８
図 −ｒ口ｃ、ｚ４％’Ｄ−づ＊ｚｖ ７’ｅｒｔｓ３１１
Ｓビｔテユタ第１１図 第１２図 第１３図 手 続 補 正 １）Ｃ方式） ％式％ ２、発明の名称 制御データ伝送方式 ３、補正をする者 事件との関係 特許出願人 （３０７）床式会社 東芝 ４゜代理人 〒ｉｏｓ 東京都港区芝浦−丁目１ｕｌ１号 昭和６０年１１月２６日（発送日） ６、補正の対象
る。 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 図面の浄？、（内容に変更なし） 第１図２娩壜５１切墳Ｖ］ 第２図ジＶし７内斬伜１ 第 ３ 図 ライ）／トラ）７７１−ドブ獅７５ｖ
ケ〕第 ４ 図 乙ｃｐｕｎ−ドブ’ｅｌ−，り＠ｗ
３第 ５ 図ＭＣｐＬＬＮびＡＣＰＬＬカードブ＝７
＠ｉｑ第 ６ 図７８ｗカードへア５い、７回例第８
図 −ｒ口ｃ、ｚ４％’Ｄ−づ＊ｚｖ ７’ｅｒｔｓ３１１
Ｓビｔテユタ第１１図 第１２図 第１３図 手 続 補 正 １）Ｃ方式） ％式％ ２、発明の名称 制御データ伝送方式 ３、補正をする者 事件との関係 特許出願人 （３０７）床式会社 東芝 ４゜代理人 〒ｉｏｓ 東京都港区芝浦−丁目１ｕｌ１号 昭和６０年１１月２６日（発送日） ６、補正の対象
Claims (1)
- （１）ライン／トランクカードと、交換処理を行う共通
制御部との間で呼の接続情報等の制御データを伝送する
制御データ伝送方式において、前記共通制御部から任意
のグループを指定するグループアドレスを送出する手段
と、１又は複数のグループアドレスをライン／トランク
カード側に予じめ指定しておく手段と、ライン／トラン
クカードにおいて制御データ伝送路から受信したデータ
からグループアドレスを抽出し、予じめ指定されたグル
ープアドレスとを比較する手段と、この手段により一致
が検出された時該当するデータを受信する手段とを備え
ていること特徴とする制御データ伝送方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193400A JPS6253097A (ja) | 1985-09-02 | 1985-09-02 | 制御デ−タ伝送方式 |
| CA000517217A CA1268531A (en) | 1985-09-02 | 1986-08-29 | Control data transmission system for private branch exchange |
| US06/902,876 US4736409A (en) | 1985-09-02 | 1986-09-02 | Control data transmission system for private branch exchange |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60193400A JPS6253097A (ja) | 1985-09-02 | 1985-09-02 | 制御デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6253097A true JPS6253097A (ja) | 1987-03-07 |
Family
ID=16307314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60193400A Pending JPS6253097A (ja) | 1985-09-02 | 1985-09-02 | 制御デ−タ伝送方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4736409A (ja) |
| JP (1) | JPS6253097A (ja) |
| CA (1) | CA1268531A (ja) |
Cited By (1)
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| JPH03277092A (ja) * | 1990-03-27 | 1991-12-09 | Nec Corp | 自動式電話交換機の情報転送要求走査方法 |
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| JPS63139499A (ja) * | 1986-12-02 | 1988-06-11 | Toshiba Corp | 電子交換機のポ−ト接続方式 |
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Also Published As
| Publication number | Publication date |
|---|---|
| CA1268531A (en) | 1990-05-01 |
| US4736409A (en) | 1988-04-05 |
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