KR100318403B1 - 이동통신 시스템에서의 에이 티 엠 및 트렁크 정합장치 - Google Patents

Abstract

본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치는 특별한 외부 인터페이스없이 바로 ATM과 트렁크 인터페이스를 정합함으로써, 별도의 제어로직이 필요없게 하고, 하나의 프로세서(MPC8260)를 이용하여 ATM정합 및 트렁크 정합 통신을 수행함으로써, ATM과 트렁크간의 메세지 처리시에 데이타를 공유할 수 있도록 한 것이며, 또한, ATM과 트렁크간의 메세지처리시 데이타를 공유하여 메세지 처리시 버퍼의 포인터만 송신 버퍼관리에 연결하여 송수신데이타를 처리함으로써, 데이타 크기만큼의 처리시간을 단축시킨 것이다.

Description

이동통신 시스템에서의 에이 티 엠 및 트렁크 정합장치{Apparatus for matching asynchronous transfer mode and trunk in a mobile communication system}

본 발명은 이동통신 시스템에서의 ATM(Asynchronous Transfer Mode) 및 트렁크(Trunk) 정합장치에 관한 것으로서, 특히 별도의 제어로직이 필요없이 하나의 프로세서(MPC 8260)를 사용하여 ATM 및 트렁크를 정합할 수 있도록 이동통신 시스템에서의 ATM 및 트렁크 정합장치에 관한 것이다.

도 1은 종래 기술에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치의 블록구성을 나타낸 도면으로서, 트렁크와 정합된 트렁크 정합장치(10)로 부터 수신된 시리얼 데이타는 내부 스위치(11)를 통해 제 1 프로세서(13)로 입력된다.

제 1 프로세서(13)는 수신된 시리얼 데이타를 로컬 메모리(12)에 저장된 프로그램에 의해 각 채널별 데이타를 DPRAM(14)에 저장한다.

제 2 프로세서(15)는 DPRAM(14)에 저장된 각 채널별 시리얼 데이타를 리드하여 로컬 메모리(16)에 저장된 ATM변환 프로그램에 의해 ATM신호로 변환하여 피지컬 인터페이스장치(17)를 통해 ATM 전송하게 되는 것이다.

또한, 피지컬 인터페이스장치(17)를 통해 수신된 ATM신호는 제 2 프로세서(15)에서 DPRAM(14)에 저장하고, 제 1 프로세서(13)에서 DPRAM(14)에 저장된 ATM신호를 시리널 데이타로 변환한 후, 내부스위치(11) 및 트렁크 정합장치(10)를 통해 트렁크로 전송한다.

이와 같은 종래 기술에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치는 ATM을 처리하는 디바이스나 프로세서를 사용하여 ATM정합을 처리하고, 트렁크를 정합하기 위해서는 트렁크 정합 비다이스와 스위칭을 하는 디바이스, 트렁크에 메세지를 송수신하기 위한 프로세서를 사용하였다.

이와 같이 각각 기능별로 프로세서나 디바이스를 사용함으로써, 서로간의 인터페이스 및 제어하기 위해서는 부가적으로 로직이 필요한 것이다.

따라서, 여러개의 디바이스와 프로세서를 사용함으로써, 공간이 많이 필요하게 되어 시스템의 집적도가 저하되는 문제점이 있으며, 또한 디버깅하는데 많은 시간이 소요되는 다른 문제점이 있다.

따라서, 본 발명은 상기한 종래 기술에 따른 제반 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은 하나의 마이크로 프로세서(MPC8260)을 사용하여 ATM과 멀티 채널(Multi Channel)처리를 하게 되고, 각각 기능들은 바로 물리적 인터페이스 디바이스와 정합하게 됨으로써, 서로 다른 기능을 하지만 하나의 프로세서를 사용하여 처리함으로써, 두 기능간의 제어정보나 기타정보를 처리하기 위해서 부수적인 제어로직이 필요없게 되는 이동통신 시스템에서의 ATM 및 트렁크 정합장치를 제공함에 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치의 특징은, 메모리, 트렁크 정합장치, ATM정합 인터페이스장치를 갖는 이동통신 시스템에서의 ATM 및 트렁크 정합장치에 있어서, a) 상기 트렁크 정합장치를 통해 수신되는 시리얼 데이타를 초기화시 설정한 채널에 따라 데이타를 나누고 각 채널별로 설정된 상기 메모리영역에 저장한 후, 인터럽트를 발생하고, b) 상기 메모리에 저장된 각 채널별 ATM신호를 인터럽트에 의해 리드하여 시리얼 데이타로 변환하여 상기 트렁크 정합장치를 통해 트렁크로 전송하는 제 1 컨트롤러와, a) 상기 멀티 채널 컨트롤러에서 발생한 인터럽트에 의해 상기 메모리에 저장된 각 채널별 메세지를 리드하여 ATM신호로 변환한 후, 각 채널별로 상기 ATM 정합 인터페이스를 통해 ATM 정합하고, b) 상기 ATM 정합 인터페이스장치를 통해 수신되는 각 채널별 ATM 신호를 각 채널별로 상기 메모리의 해당 영역에 저장하고, 인터럽트신호를 발생하는 제 2 컨트롤러를 구비한 마이크로 프로세서를 더 구비함에 있다.

도 1은 종래 기술에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치의 블록구성을 나타낸 도면,

도 2는 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치의 블록구성을 나타낸 도면,

도 3은 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치에서 트렁크로 부터 ATM으로 메세지 전송과정을 나타낸 도면,

도 4는 도 2 및 도 3에 도시된 마이크로 프로세서의 FCC와 MCC가 사용하는 버퍼 디스크립터와 메세지를 저장하는데 사용되는 버퍼의 구성을 나타낸 도면.

〈도면의 주요부분에 대한 부호의 설명〉

20 : 트렁크 디바이스

21 : ATM 피지컬 디바이스

22 : 클럭부

23 : 마이크로 프로세서

24 : 메모리부

25 : 외부로직

이하, 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치에 대하여 첨부한 도면을 참조하여 상세하게 살펴보도록 하자.

도 2는 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치의 블록구성을 나타낸 도면이고, 도 3은 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치에서 트렁크로 부터 ATM으로 메세지 전송과정을 나타낸 도면이다.

도 1에 도시된 바와 같이, 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치는 트렁크 디바이스(20), ATM 피지컬 디바이스(21), 클럭부(22), 마이크로 프로세서(23), 메모리부(24) 및 외부 로직(25)으로 구성된다.

클럭부(22)는 마이크로 프로세서(23)(MPC8260)에 들어가는 외부 클럭을 제공하고, 트렁크 디바이스(20)에 들어가는 클럭을 제공하며, ATM 피지컬 디바이스(21)에 클럭을 제공한다.

그리고, 메모리부(24)는 플래쉬 메모리, DRAM SRAM으로 구성된 것으로, 플래쉬메모리는 디버그 프로그램이나, 로딩 프로그램 및 펌웨어(Firmware)를 저장하여 보드가 파워 온(Power ON)시에 마이크로 프로세서(23)를 초기화하고, 메모리부(24)와 외부 디바이스의 어드레스에 맞게 칩 셀렉트 등을 초기화한다.

DRAM은 OS나 AP가 수행중에 사용하는 메모리 공간이고, SRAM은 마이크로 프로세서의 각 채널들의 콘트롤러가 사용하는 버퍼로 사용되는 공간이다.

마이크로 프로세서(23)와 트렁크 디바이스(20)사이에는 송신 데이타 버스와 수신 데이타 버스가 연결되고, 제어선으로는 싱크신호가 연결되어 서로간의 버스 시작점을 동기화한다.

ATM 정합은 마이크로 프로세서(23)의 FCC(Fast Communication Controller)를 이용하여 처리하게 되는데, 풀(Full) 155Mbps ATM 세그멘테이션(Segmentation)과 리셈블리(Resembly)를 제공함으로 유토피아(UTOPIA)를 통해서 ATM을 정합할 수 있다.

또한 마이크로 프로세서(23)는 AAL5, AAL1, AAL0프로토콜을 지원하기 때문에ATM인터페이스 처리가 가능하다. 여기서, 마이크로 프로세서(23)는 트렁크 디바이스(20)로부터 수신된 시리얼 데이타를 ATM신호로 변환하는 MCC(Multi Channel Controller)와, ATM 피지컬 디바이스(21)로 부터 수신된 ATM신호를 시리얼 데이타로 변환하는 FCC(Fast Communication Controller)로 구성된다.

이하, 도 2를 참조하여 트렁크로 부터 메세지가 수신되어 다시 ATM으로 송신되는 과정에 대하여 설명해 보기로 하자.

먼저, 트렁크 디바이스(20)로부터 시리얼 데이타를 수신하는 마이크로 프로세서(23)의 MCC는 수신되는 시리얼 프레임에서 초기화시에 설정한 채널에 따라 수신데이타를 나누어서 각 채널별로 설정된 버퍼에 데이타를 저장한다. 여기서, 버퍼는 메모리부(24)의 SRAM이다.

정상적으로 데이타를 수신하고, 버퍼에 저장하면 인터럽트를 발생하게 되는데, 펌웨어나 OS에서 등록한 인터럽트 루틴에서는 MCC가 발생한 인터럽트정보를 인터럽트 큐에서 읽어서 정상적으로 메세지를 수신한 경우에는 수신 메세지를 처리해야 한다.

여기서, 트렁크로 부터 수신된 모든 메세지가 ATM으로 다시 송신되어야 한다면, 해당 채널에 설정된 ATM 커넥션으로 송신해야 하는데, 이때는 FCC에서 수신하여 저장한 버퍼의 포인터를 등록함으로써, 메세지처리는 완료되게 된다.

수신한 메세지를 저장한 버퍼를 FCC에 할당하였으므로, 새로운 버퍼를 할당하여 MCC에 할당한다.

만약, 정상적으로 수신되지 않는 경우에는 상태정보를 갱신한다.

FCC에서는 정상적으로 메세지를 송신하고 나면 송신한 메세지를 저장하고 있던 버퍼는 해제시킨다.

이와 같이 트렁크로부터 수신한 메세지가 모두 ATM으로 송신되지 않고, 상위 레이어와 통신하는 메세지인 경우에는 수신 메세지를 상위 프로그램으로 전달한다.

도 4는 도 2 및 도 3에 도시된 마이크로 프로세서의 FCC와 MCC가 사용하는 버퍼 디스크립터와 메세지를 저장하는데 사용되는 버퍼의 구성을 나타낸 도면이다.

마이크로 프로세서(23)의 FCC는 VC를 255이상을 제공하고, MCC도 채널을 128개를 제공하기 때문에 이런 채널중에 한 채널에 대하여만 설명한 것이다.

도 4에 도시된 바와 같이 버퍼 풀(Pool)은 SRAM을 사용하여 설정되는데, 고속의 데이타가 저장되고 읽혀야 하기 때문에 억세스 타임이 빠른 것을 사용한다.

도 4에 도시된 버퍼 디스크립터(BD)테이블은 마이크로 프로세서(23)내의 내부 DPRAM영역에 존재하는 공간이다. 이 테이블은 각 콘트롤러 즉, FCC와 MCC가 프레임을 송수신하는데 필요한 정보나 발생된 상태정보나 또는 인터럽트발생 조건들을 제어할 수 있는 정보가 저장되는 공간인데, 이 테이블은 써큘러(Circular)구조로 동작된다.

따라서, 맨끝의 BD에는 맨끝이라는 정보를 가지게 되는데 콘트롤러를 맨 마지막 버퍼 디스크립터를 사용한 후에는 맨 처음 버퍼 디스크립터를 참조하게 된다.

각 버퍼 디스크립터는 버퍼 풀로부터 버퍼를 하나씩 할당하여 초기화 시에 서로 연결되어야 한다.

메세지 수신시 콘트롤러는 참조할 버퍼 디스크립터가 가리키는 버퍼에 수신되는 정보를 저장하게 됨으로 수신 버퍼 디스크립터는 반드시 버퍼를 가리키고 있어야 한다. 여기서는 버퍼 디스크립터보다 많은 공간을 갖는 버퍼 풀 관리방식을 사용하여 메세지 처리시에 데이타 이동동작을 최소한으로 하여 처리하는 방법을 사용한다.

도 2에 도시된 외부로직은 마이크로 프로세서(23) 내부의 리셋 로직회로 및 리셋 핀을 이용하여 아래와 같은 경우에는 리셋신호를 발생시킨다. 리셋 소스로는 파워 온 리셋(Power On Reset), 메뉴얼 리셋(Manual Reset), 롱 홀트 리셋(Long Halt Reset), 소프트웨어에 의한 리셋이 있다.

상기 파워 온 리셋은 전원이 공급되면, R/C회로에 의해 약 330msec동안 CPU에 인가되어 CPU자체 및 외부 로직을 리셋한다.

메뉴얼 리셋은 리셋 스위치에 의한 리셋신호를 리셋 스위치를 누르면 마이크로 프로세서(23)로 리셋신호를 인가한다.

롱 홀트 리셋은 CPU가 홀트상태로 천이되었을 때, 자동적으로 리셋신호를 발생시킨다.

그리고, 소프트웨어에 의한 리셋은 소프트웨어로 특정영역의 어드레스를 접근하였을 시 PBA내의 모든 자원을 초기화시킨다.

위와 같이 마이크로 프로세서(23)의 비정상상태나 보드의 비정상상태 및 운용시에 필요에 따라 리셋할 수 있도록 한다.

외부 디바이스나 메모리부(24) 참조시에 사이클의 종료를 알리는 DSACK신호를 만드는 로직이 구성된다.

DSACK발생회로는 각 자원의 스펙에 맞도록 DSACK*타이밍을 결정하고, 자원이 CPU와 연결되는 데이타 크기에 따라 DSACK*를 어서트한다. 그리고, 반복된 동작에서 동일한 동작 에러가 발생하면, BERR*을 인가하여 CPU가 버스 에러 동작을 수행하게 된다.

또한, CPU가 각 자원에 대해 리드/라이트 동작을 수행할 때, 3.7usec 이상 응답신호가 발생하지 않으면, LTOUT(Long Time Out)신호를 발생시킨다.

이 경우에도 BERR*신호와 HALT*신호를 CPU에 인가하고 CPU는 동일한 동작을 반복하게 되는데, 반복된 동작에서도 동작 에러가 발생하면 BERR를 인가하여 CPU가 버스 에러 예외처리를 수행하게 된다.

버스에러 처리 회로는 자원이 존재하지 않는 영역을 접근하였을 때나, 자원에러가 발생하여 정상적인 버스 사이클을 종료할 수 없을 시의 에러를 뜻하며 아래의 경우에 발생한다.

즉, CPU가 PBA내의 자원에 접근하고자 할 때 프로그램상의 오류나 하드웨어적인 장애에 의해 일정시간내에 버스 사이클이 종료되지 않을 때에 즉, AS*신호가 3.9us동안 계속 어서트하면, 버스 타임 아웃 발생회로에서 감지하여 버스에러 발생회로로 인가되어 BERR*신호를 어서트한다.

버스타임 아웃 회로는 CPU외부의 로직에서 발생시키지 않고 마이크로 프로세서(23) 내부의 로직에서 검출한다.

그리고, 어드레스 디코더는 PBA내의 자원을 선택하기 위한 신호로서 각 자원의 선택신호를 자원의 접속사양에 맞게 만들어주고 선택신호에 따라 DSACK 발생회로에서 정상 사이클일 경우 CPU 사이클을 종료하기 위한 DSACK신호를 어서트한다.

또한, 마이크로 프로세서(23)의 SMC2의 UART(Universal Asynchronous Receiver & Transmitter)기능을 사용하여 RS232C포트로 터미날이나 호스트와 통신을 통해 디버깅을 할 수 있다.

상술한 바와 같은 본 발명에 따른 이동통신 시스템에서의 ATM 및 트렁크 정합장치는 특별한 외부 인터페이스없이 바로 ATM과 트렁크 인터페이스를 정합함으로써, 별도의 제어로직이 필요없게 되고, 하나의 프로세서에서 두가지의 통신을 수행함으로써, ATM과 트렁크간의 메세지 처리시에 데이타를 공유할 수 있다.

또한, ATM과 트랑크간의 메세지처리시 데이타를 공유하여 메세지 처리시 버퍼의 포인터만 송신 버퍼관리에 연결하여 송수신데이타를 처리함으로써, 데이타 크기만큼의 처리사간이 단축되는 이점이 있다.

Claims (3)

1. 메모리, 트렁크 정합장치, ATM정합 인터페이스장치를 갖는 이동통신 시스템에서의 ATM 및 트렁크 정합장치에 있어서,

   a) 상기 트렁크 정합장치를 통해 수신되는 시리얼 데이타를 초기화시 설정한 채널에 따라 데이타를 나누고 각 채널별로 설정된 상기 메모리영역에 저장한 후, 인터럽트를 발생하고,

   b) 상기 메모리에 저장된 각 채널별 ATM신호를 인터럽트에 의해 리드하여 시리얼 데이타로 변환하여 상기 트렁크 정합장치를 통해 트렁크로 전송하는 제 1 컨트롤러와;

   a) 상기 멀티 채널 컨트롤러에서 발생한 인터럽트에 의해 상기 메모리에 저장된 각 채널별 메세지를 리드하여 ATM신호로 변환한 후, 각 채널별로 상기 ATM 정합 인터페이스를 통해 ATM 정합하고,

   b) 상기 ATM 정합 인터페이스장치를 통해 수신되는 각 채널별 ATM 신호를 각 채널별로 상기 메모리의 해당 영역에 저장하고, 인터럽트신호를 발생하는 제 2 컨트롤러를 구비한 마이크로 프로세서를 포함하는 이동통신 시스템에서의 ATM 및 트렁크 정합장치.
2. 제 1 항에 있어서,

   상기 제 2 컨트롤러는 트렁크로 부터 수신한 메세지가 모두 ATM으로 송신되지 않고 상위 레이어와 통신하는 메세지인 경우 수신 메세지를 상위 프로세서로 전송하는 것을 특징으로 하는 이동통신 시스템에서의 ATM 및 트렁크 정합장치.
3. 제 1 항에 있어서,

   상기 메모리는 ATM 및 트렁크간의 메세지처리시 데이타를 서로 공유하여 저장하는 것을 특징으로 하는 이동통신 시스템에서의 ATM 및 트렁크 정합장치.