KR910009671B1 - 페드 시스템에 있어서 복수의 프로세서 사용방법 - Google Patents

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내용 없음.

Description

페드 시스템에 있어서 복수의 프로세서 사용방법

제1도는 종래의 시스템도.

제2도는 본 발명에 따른 시스템도.

제3도는 본 발명에 따른 제2도의 동기 및 비동기 처리부의 구체회로도.

제4도는 본 발명에 따른 공통 메모리사용 버스 아비쳐 흐름도.

제5도는 본 발명에 따른 비동기 처리부(200)의 흐름도.

제6도는 본 발명에 따른 동기 처리부(100)의 흐름도.

* 도면의 주요부분에 대한 부호의 설명

100 : 동기 처리부 200 : 비동기 처리부

300 : 공통 메모리부 400 : 버스 아비쳐

본 발명은 페드(PAD)시스템 구성 방법에 관한 것으로, 특히 독립성을 가진 두 부분(동기 및 비동기)을 두 개의 프로세서에서 각각 처리하되 공통 메모리를 사용하여 시스템 용량 확장 및 신속한 용량 확장 및 신속한 통신 서비스를 원활히 제공할 수 있는 페드 시스템에 있어서 복수의 프로세서 사용 방법에 관한 것이다.

페드(PAD ; Packet Assembly/Disassembly)란 비동기 단말과 페킷 통신을 수행할 수 있도록 비동기 단말측의 비페킷 데이터를 받아 페킷 데이터로 구성하여 출력하거나 페킷 데이터를 비페킷 데이터로 분해하여 비동기 단말측으로 인가하는 장치를 말한다. 여기서 CCITT에서 권고된 내용을 보면 X.25는 동기 서비스를 수행하는 가입자 사이의 프로토콜을 정한 것이고, X.3는 비동기 가입자 사이의 데이터 전송시 필요한 파라메타에 대한 것이며, X.28은 비동기 가입자 사이의 프로토콜을 규정한 것이고, X.29는 페드와 페드사이의 프로토콜을 규정한 것이다.

종래의 페드 시스템은 제1도와 같이 한개의 프로세서로서 모든 페드기능을 수행케 하도록 이루어져 있다. 즉 페킷 교환망과 연결되는 동기처리부분의 처리를 담당하는 하나의 프로세서에 의해 처리되어 왔었다.

제1도에서 보인 바와 같이 한 개의 프로세서로서 모든 페드기능을 수행케함으로서 용량 및 기능확장에 제한이 있으며, 시스템에서 트래픽이 증가되는 등 시스템 용량의 한계로 인한 잦은 에러발생 및 이상동작 현상이 발생되는 문제점이 있었다.

기존의 페드 시스템을 사용하여 전자 교환기나 컴퓨터에 페드 기능을 실현하기 위해서는 동기처리용 프로토콜(X.25)이나 비동기용 프로토콜(X.3, X.28, X.29)들이 항상 같이 구현토록 되어 있으므로 경우에 따라 교환기나 컴퓨터에서 필요로 하지 않은 기능이 부가되고, 하드웨어 수정이 많이 요구되며, 인터페이스 부분도 복잡해지는 문제점이 있었다.

따라서 본 발명은 종래의 페드 시스템의 단점을 해결하기 위해 기능상으로 독립성을 가진 부분을 두개의 프로세서로 처리케하여 시스템 용량 확정을 용이하게 할 뿐아니라 멀티프로세서 시스템의 장점으로 볼 수 있는 기능상의 독립성을 제공하여 유지보수에 유리함을 제공하며, 또한 신속하게 통신을 서비스하는 방법을 제공하는데 그 목적이 있다.

본 발명의 또다른 목적은 동기처리(X.25)를 구현할려는 교환기나 컴퓨터상에서 기능상으로 분리되어 있어 두개의 프로세서간에 이루어지는 인터페이스 부분만 구현하여 하드웨어 수정을 간소화시킬 수 있고 소프트웨어적인 인터페이싱을 단순화시킬 수 있는 방법을 제공함에 있다.

본 발명의 또다른 목적은 비동기 부분만 구현하는 경우 로컬 스위칭을 할 수 있는 방법을 제공함에 있다.

이하 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

제2도는 본 발명에 따른 블록도로서, 공중 데이터망(PSDN)과 연결되어 동기 데이터를 처리하는 동기처리부(100)와, 비동기 단말장치와 연결되어 비동기 데이터를 처리하는 비동기 처리부(200)와, 상기 동기 및 비동기 처리부(100, 200)가 상호 데이터 전송을 위한 영역을 공유하는 공통 메모리부(300)와, 상기 동기 및 비동기 처리부(100, 200)가 상기 공통 메모리부(300)의 공유에 따른 버스사용을 조정하는 버스 아비쳐(400)로 구성된다.

제3도는 본 발명에 따른 제2도의 구체회로도로서, 공통메모리(111)는 공유되며, 동기처리부(100)의 직렬 입출력회로(S10)(116)에 공중 데이터망(PSDN)이 연결되어진다. 여기서 롬(112)은 비동기 처리에 따른 제반 프로그램을 내장하고 있고, 램 및 백업램(113)에 동기식의 관리 테이블 및 비동기 데이터를 일시 저장하고 자체 기능을 위한 테이블을 내장하고 있다.

중앙처리장치(114)(CPU)는 동기처리부(100)에서 제반처리를 제어하고, 타이머(115)는 동기 데이터 통신에 따른 타이밍 체크용 신호를 제공하도록 구성된다.

비동기 데이터 처리부(200)는 직렬 입출력회로(SIOO-SIOn)(1250-125n)에 비동기 단말기를 연결하고, 룸(121), 램 및 백업램(122), 중앙처리장치(CPU2)(123), 타이머(124)로 구성되어 상기 개발 각부 기능은 동기처리부(100)와 유사하다.

버스 아비쳐(400)는 인터럽트 발생회로(403)의 출력 신호와 인식 신호 발생 회로(404)의 출력 신호에 따라 아비쳐 신호가 발생되어 데이터 충돌없이 동기처리부(100)와 비동기처리부(200)의 중앙처리장치(CPU1, CPU2)(114, 123)가 공통메모리(111)를 억세스하도록 되어 있다. 이를 위해 지정된 어드레스 신호(A1)를 디코더(402, 406)에 입력하여 디코딩하면 요구신호(REQ)가 발생되어 인식 신호 발생 회로(404)에 입력되며, 상기 인식 신호 발생 회로(404)는 먼저 요구신호(REQ)를 낸 중앙처리장치가 공통메모리(111)를 억세스 하도록 버퍼(101, 109)를 인에이블하여 공통메모리(111)와 연결된 데이터 버스(DPB)의 버퍼(101, 109)를 열어 주어서 임의의 순간에 한 중앙처리장치가 리드/라이트(RD/WR)단을 제어하여 공통메모리(111)를 억세스하도록 되어 있다.

공통메모리(111)에 데이터 라이트가 끝나면 인터럽트 발생회로(403)에서 상대 중앙처리장치에 인터럽트 걸도록 인터럽트 요구신호(INTRQ)를 발생회로(403)를 통해 인터럽트 신호를 발생시키면 상대 중앙처리장치는 공통메모리(111)로부터 데이터를 읽어서 처리한 다음 인터럽트 처리가 완료되었음을 알리는 스테이터스 비트(Status Bit)를 인터럽트 발생회로(403)로 주고, 인터럽트 발생회로(403)는 통하여 상대방 중앙처리장치로 이 결과를 알려준다. 이어서 중앙처리장치는 이 결과를 확인후 다음 데이터를 처리하게 되는데, 중앙처리장치 각각은 계속해서 상기 스테이터스 비트(Status Bit)의 확인 여부에 따라 데이터를 다시 전송할 수 있는 상태가 된다.

제4도는 본 발명에 다른 동기 및 비동기처리부(100,200)가 상기 공통메모리(111) 사용에 따른 인터페이싱 흐름도로서, 상기 동기 및 비동기처리부(100,200)로 임의의 한 부분에서 상기 공통메모리(111)를 사용키 위해 상기 공통메모리(111)와 상기 동기 및 비동기처리부(100,200)의 한 부분만 억세스 페스를 열어 공통 메모리(111)의 기록된 데이터를 억세스하고, 상기 동기 및 비동기처리부(100,200)의 어느 한 부분에서 공통메모리(111)의 리드 또는 라이트 동작이 끝나면, 현재 공통메모리(111)을 억세스하고 있지 않고 다른 부분으로 인터럽트신호를 주어 이 부분이 상기 공통메모리(111)를 사용토록하며, 상기 처리가 완료되면 다시 상대편으로 인터럽트 신호를 발생하도록 되어 있다.

따라서 제4도에 도시된 바와 같이 공통메모리(111)와의 억세스를 위해 구성관계를 살펴보면 다음과 같다.

동기 및 비동기처리부(100,200)와 버스 연결을 위해 버스 사용을 요구하는 제1단계(4a)와, 상기 제1단계(4a)에서 발생한 버스사용 요구신호를 인식하는 제2단계(4b)와, 상기 제2단계(4b)의 인식 신호를 받은 후 공통 메모리를 억세스하고 상기 억세스가 완료되었을때 대기상태에 있는 상대 동기 및 비동기처리부(100,200)가 사용토록 인터럽트를 걸어 상기 공통메모리(111)를 공용하는 제3단계(4c,4d)로 이루어진다.

제5도는 본 발명에 따른 비동기처리부(200)의 처리흐름도로서, 비동기처리부(200)의 시스템이 초기화된 상태에서 비동기 가입자 단말로 부터 비동기 가입자의 입력 데이터가 있을시 입력 명령을 분석하고 X.28 프로토콜에 의해 비동기 단말기간의 데이터 통신을 위한 상태를 점검하여 X.3 프로토콜에 의해 파라메타를 세팅후 응답토록 하며 X.25 프로토콜에 따라 제어용 페킷 및 데이터를 처리하여 페킷으로 조립한 후 공통메모리로 전송하는 제1과정(1-3,10-15)과, 상기 제1과정(1-3,10-15)에서 비동기 가입자 입력 데이터가 이니고 상기 제1과정에서 전송한 데이터가 공통메모리로 전송되었을시 X.25 프로토콜에 따라 상기 입력된 페킷을 분석하여 상기 X.25 데이터 페킷을 처리하여 페킷 분해 및 데이터를 출력하며 타 페드 시스템간의 통신을 위해 X.29 프로토콜 명령을 처리하여 X.29 응답 및 X.3 프로토콜을 처리하는 제2과정(4-5,16-17,20-21,28-29)과, 상기 입력 데이터가 비동기 가입자 입력 데이터 및 공통메모리 입력데이터가 아니고 진단기능 입력 데이터 일시 진단기능 명령 데이터를 분석하여 명령에 대해 명령 데이터대로 페킷을 조립하고 X.25은 X.25 프로토콜에 낮게 페킷을 조립하여 공통 메모리로 전송하는 제3과정(116-117,222-224)과, 상기 진단기능 입력 데이터가 아니고 타이머 입력 데이터일 때 상기 타이머 입력 데이터를 분석하여 X.25, X.3, X.28 프로토콜에 따라 입력 타이머 데이터를 처리하는 제4과정(228-229,225-226)으로 이루어진다.

제6도는 본 발명에 따른 동기처리부(100)에서의 처리흐름도로서, 동기처리부(100)의 시스템을 초기화 후 공중 데이터 통신망측의 입력 데이터가 있을시 물리적레벨조건 정보를 수신 처리한 후 링크와 페킷 레벨을 처리하여 공통 메모리로 전송하고 상기 처리된 링크의 페킷을 조절하여 물리적 레벨로 송신 처리하는 제1단계(1-3,10-15)와, 상기 제1단계(1-3,10-15)에서 공통 메모리로 전송할 데이터가 있을시 X.25 프로토콜에 다른 입력 페킷을 분석하여 X.25 제어용 페킷과 데이터 페킷을 처리하여 링크레벨 및 물리적 레벨로 처리하는 제2단계(4-5,16-18)와, 상기 제2단계(4-5,16-18)에서 공통 메모리의 입력 데이터가 없을시나 진단기능을 위한 입력 다이타가 있는가를 체킹하는 제3단계(6)와, 상기 제3단계(6)에서 진단기능 입력데이터가 있을시 진단기능 명령을 분석하여 명령에 대해 페킷을 조립하여 X.25 프로토콜에 대해 처리 및 페킷을 조립하여 출력하는 제4단계(7,19-21)와, 상기 제4단계(7,19-21)에서 진단기능 입력 데이터가 없을시 타이머 입력 데이터가 있는가를 체킹하여 타이머 입력 데이터가 있으면 타이머 입력 데이터를 분석한 후 X.25 페킷 및 링크레벨 타이머로 처리하는 제5단계(8-9,22-23)로 이루어진다.

따라서 본 발명의 구체적 일실시예를 제2-6도를 참조하여 상세히 설명하면, 동기처리부(100)의 SIO(116)에 공중데이터망(PSDN)이 연결되고, 비동기처리부(200)의 각 SIO(125a)-SIO(125n)에 비동기 단말기가 연결된다.

상기 SIO(116)를 통해 CPU1(114)에서 데이터를 수신하여 처리하기 위해서는 X.25의 프로토콜에 따라 처리되는데, 일단 SIO(116)를 통해 입력되는 데이터는 CUP1(114)의 제어에 의해 램(113)에 저장된다.

상기 CUP(114)는 입력되는 데이터를 분석하여 비동기 단말기(125a-125n)로 보낼 데이터를 버퍼(101)를 통해 공통메모리(111)에 기록된다.

상기 공통메모리(111)에 데이터를 기록하기 위해서는 버스 아비쳐(400)의 제어를 받는데 상기 버스 아비쳐(400)는 CUP1(114)에서 발생되는 어드레스 데이터를 디코더(402)에서 디코딩하여 인식 신호 발생 회로(404)에 인가한다. 이때 상기 인식 신호 발생 회로(404)는 CUP(114)가 공통메모리(111)에 데이터를 라이트 하겠다는 정보로 인식 버퍼(101)를 연다. 그리고 CUP1(114)에서 출력되는 리드/라이트제어단(RD/WR)을 통해 발생되는 신호에 따라 공통메모리(111)는 라이트 인에이블되어 버퍼(101)를 통해 CUP1(114)의 출력 데이터가 공통메모리(111)에 기록된다.

상기 CUP1(114)에서 공통메모리(111)로 전송할 데이터를 모두 출력하면 CUP1(114)에서 출력되는 어드레스 신호를 디코더(401)에서 디코딩한다. 상기 디코더(401)의 발생 디코딩 신호가 인터럽트 발생회로(403)에 입력된다. 이때 인터럽트 발생회로(403)는 비동기처리부(200)의 걸고, CPU2(123)에 인터럽트를 CPU2(123)는 상기 인터럽트 신호를 받은 후 소정 어드레스 발생하여 디코더(406)에 인가하여 디코딩한다.

상기 디코딩(406)의 디코딩 신호가 인식 신호 발생 회로(404)에 인가되면 인식 신호 발생 회로(404)는 CPU2(123)가 상기 공통메모리(111)로 부터 읽어갈 데이터가 있는 것으로 인식되어 버퍼(109)를 열게 된다. 그리고 CPU2(123)는 리드/라이트제어단(RD/WR)으로 리드 제어 신호를 발생하여 공통메모리(111)를 제어하면 상기 공통메모리(111)에 저장된 데이터가 상기 열려진 버퍼(109)를 통해 CPU2(123)로 인가되며, 상기 CPU2(123)에서 공통메모리(111)로 부터 데이터를 모두 읽어 왔으면 CPU2(123)는 디코더(405)에 소정 어드레스 신호를 인가한다.

상기 디코더(403)는 이를 디코딩하여 디코딩한 결과를 인터럽트 발생회로(403)에 인가하고 상기 인터럽트 발생회로(403)는 스테이터스(STATUS)신호를 발생하여 CPU2(123)가 상기 발생 인터럽트 처리가 완료 되었음을 동기처리부(100)의 CPU1(114)에 입력하여 알린다.

상기 신호를 받은 상기 동기처리부(100)는 이를 확인후 다음 데이터를 상기와 같은 방법대로 다시 전송한다. 이의 제어 관계를 제어 흐름도로 도시하면 제4도와 같다.

따라서 (4a)과정에서 동기 및 비동기처리부(100,200)의 CPU1, CPU2(114,123)에서 출력되는 제어신호에 따라 버스 아비쳐(400)의 인식 신호 발생 회로(404)에서의 요구에 따라 (4b)과정에서 인식이 착신되면 버퍼(101,109)를 열어 데이터 전송을 위한 버스를 연결한 후 (4c)과정에서 해당 CPU1(114) 또는 CPU2(123)가 공통메모리(111)를 억세스한다.

상기 공통메모리(111)에 데이터의 라이트가 완료되면 (4d)과정에서 상대 CPU로 인터럽트를 걸어 상기 공통메모리(111)에 라이트 되어진 데이터를 읽어가도록 한다.

따라서 제3도의 비동기처리부(200)에서 처리를 제5도에서 살펴보면, 시스템의 전원이 들어가면 CPU2(123)는 (1)과정에서 시스템 각부를 초기화시킨다. 여기서는 롬(125)로부터 X.3, X.28, X.29, X.25등의 프로토콜 프로그램을 읽어 모든 파라메터들을 초기값으로 하며, 프로그램 수행중 필요한 메모리 값이나 테이블등을 초기화하며 타이머(124) 및 SIO1-SIOn(125a-125n)등을 구동준비상태로 한다. 상기 초기화 작업이 끝나면 CPU2(123)는 (2)과정에서 각 입력을 체크하여 (2)의 과정에서 비동기 가입자로 부터 입력이 있는 경우 (3)과정에서 입력 명령을 분석하여 비동기처리 프로토콜인 단말기와 페드간의 데이터 통신을 위한 상태 점검용 X.28의 스테이트를 처리한다. 상기 (3)과정의 처리에 따라 해당입력의 분석이 끝나면 다음 3가지로 분류되어 각각의 처리를 수행하게 된다. 이는 (10),(12),(14)과정과 같이 X.3 명령어처리, X.25 제어용 페킷처리, X.25 데이터 페킷처리 부분으로 나누어진다. 먼저 X.3 명령어처리(10)는 CCITT X.3에서 정의된 비동기 단말의 파라메타 세팅에 대한 부분으로서 CPU2(123)에서 이의 명령어 처리가 끝나면 SIO1-SIOn(125a-125n)중 어느 하나의 비동기 가입자 측으로 명령어에 대한 응답신호를 (11)과정에서 출력해주게 된다. (12)과정의 X.25 제어용 페킷처리를 요구하는 입력인 경우는 (14)과정의 X.25 데이터처리와 같이 필요한 파라메타나 테이블을 변경한 뒤 (13)과정에서 패킷을 조립하여 동기처리부(100)로 페킷을 넘기기 위해 (15)과정에서 공통메모리(111)로 페킷을 전송하게 된다. 상기 (15)과정의 처리는 상기한 바와 같다.

상기 (2)과정에서 비동기 가입자의 입력 데이터가 아니고 (4)과정에서 동기처리부(100)로 부터 페킷이 수신되어 공통메모리(111)에 데이터가 있는 경우 (5)과정에서 상기한 방법으로 공통메모리(111)에서 읽어 X.25 페킷을 분석하면 3가지로 X.25 제어용 페킷처리, X.25 데이터 페킷처리, X.29 명령어처리 된다. (16)과정에서 X.25 제어용 페킷인 경우는 제어에 필요한 처리를 CPU2(123)에서 수행한뒤 (147)과정에서 수신된 제어 페킷의 응답을 SIO1(125a-125n)를 통해 비동기 가입측으로 처리 응답을 출력하며, (18)과정의 X.25 데이터 페킷인 경우 데이터 수신처리를 수행한뒤 (19)과정에서 페킷을 분석하여 데이터 부분을 SIO1-SIOn(125a-125n)중 어느 하나의 SIO를 통해 비동기 가입자측으로 출력한다. 또 수신된 페킷이 (20)과정에서 X.29 명령인 경우 X.3 값을 변경시키거나 X.29의 응답 페킷을 CPU2(123)에서 조립하여 공통메모리(111)로 그 응답 페킷을 전송하게 된다.

세번째로 CPU2(123)가 진단기능에 필요한 입력 데이송축(64)를 (116)과정에서 공통메모리(111)로 부터 수신된 경우 (117)과정에서 진단기능 명령어를 분석하여 처리하게 되며 여기서 명령처리 페킷이나 X.25 처리 페킷조립으로 분류된다. (222)과정에서 상기 명령처리 페킷조립인 경우 가입자나 시스템에 관한 명령어에 대해 명령에 필요한 처리를 수행하며, 응답으로 만든 페킷을 조립하여 공통메모리(111)부분으로 그 결과를 송신하며, 또한 (223)과정에서 X.25 처리에 필요한 제어페킷인 경우는 필요한 제어처리를 거친후 그 제어의 결과 페킷을 조립하여 명령어인 경우와 같이 공통메모리(111)로 그 결과를 송신하게 된다.

마지막으로 CPU2(123)에서 X.25 및 X.3, X.28에 필요한 타이머(124)의 데이터가 발생된 경우는 먼저 타이머(124)의 입력 데이터를 분석하면 X.25, X.3, X.28 타이머 처리로 분류된다. 상기 X.25 타이머 데이터인 경우 (225)과정에서 테이블을 수정하거나 응답처리 등을 수행하게 된다. X.3 및 X.28인 경우도 X.25 처리인 경우와 같이 (226)과정에서 필요한 테이블 및 응답처리를 수행하게 된다. 이러한 모든 처리가 끝나면 다시 상기 (2)과정의 비동기 가입자 입력 데이터 체크하는 과정부터 반복하여 수행한다.

동기처리부(100)의 처리를 제6도에서 참조하여 살펴보면, 시스템에 전원이 커지면 CPU1(114)의 제어에 의해 (1)과정에서 시스템 초기화(1)가 이루어지며, X.25 및 시스템에 관련된 모든 파라메타들을 초기값으로 하며, 프로그램 수행중 필요한 메모리나 테이블 등을 초기화하며, 타이머(115) 및 SIO(116)를 구동준비상태로 하고, 비동기처리부(200)의 초기화 값에 대한 결과를 분석하여 출력토록 되어 있다.

그리고 각 입력에 대한 처리 루틴을 수행하게 된다. 먼저 SIO(116)를 통해 공중 데이터망으로 입력되는 데이터를 (2)과정에서 체킹하여 동기 가입자 즉, 공중스위칭 데이터망(PSDN)으로 부터 입력 데이터 일시(14)과정에서 물리 레벨을 수신 처리하고, 이 결과를 (12)과정에서 링크레벨로 넘겨처리 되도록 한다. 상기 물리 레벨은 하드웨어적인 핀의 접속 및 구성상태를 말하며 링크레벨은 라인 접속상태를 의미한다.

상기 (12)과정의 링크 레벨 처리는 가운데 링크레벨 응답이 즉시 필요한 경우는 (13)과정에서 링크레벨 조립한 후(15)과정에서 물리레벨 송신처리하며 그렇지 않은 경우는 (10)과정에서 페킷레벨을 처리한다. 상기 (10)과정에서 페킷 레벨을 처리하고 상기 (12)과정에서 링크레벨을 처리하여 페킷 레벨 응답이 즉시 필요한 경우는 (13)과정에서 페킷레벨을 조립하여 동기 포트로 전송되며 그렇지 않은 경우는 비동기처리부(200)로 넘겨지는 데이터의 경우로써 공통메모리(111)로 전송이 행해진다.

상기 공통메모리(111)로 부터 입력된 데이터가 있는 경우 (5)과정에서 입력 페킷 분석하여 X.25 제어용 페킷 및 X.25 데이터가 페킷으로 분류하여 (16)(17)과정에서 X.25 제어용처리 또는 X.25 데이터 페킷처리과정을 SIO(116)을 통해 동기 포트로 전송할 수 있어 (18)과정에서 링크 및 물리레벨을 처리하게 된다.

공통메모리(111)에 진단기능 입력 데이터(6)가 존재하는 경우 (4)과정에서 진단기능 명령어를 분석하면 명령처리 및 페킷조립과 X.25 처리 및 페킷조립으로 분류되어 (10),(20)과정에서 처리한다. 상기 (19)과정에서 진단기능 관련 명령인 경우에 대해 필요한 처리를 거친 후 응답 페킷을 조립하여 공통메모리(111)나 동기 포트측으로 페킷을 (21)과정에서 출력하게 되며, X.25 처리 페킷인 경우도 (20)과정에서 X.25 처리 및 페킷을 조합한 후 페킷을 (21)과정에서 송신하게 된다.

마지막으로 동기처리부(100)의 타이머(115)를 통한 타이머 입력데이터가 발생한 경우 크게 링크레벨 타이머 및 페킷 레벨 타이머 처리를 분류하여 (22,23)과정에서 X.25 페킷레벨 타이머 및 링크레벨 타이머에 대해 처리수행한다. 즉, 동기처리부(100)는 SIO(116)를 통한 동기 포트로 부터 입력된 페킷을 수신한 뒤 페드 동기부분에 데이터 전송 프로토콜인 X.25를 수행하여 비동기로 보낼 데이터가 발생시 버스 아비쳐(400)의 제어에 의해 공통메모리(111)를 통해 비동기처리부(200)로 넘겨주거나 비동기처리부(200)로 부터 입력된 데이터를 공통메모리(111)를 통해 받아 페킷 데이터로 만들어(Packet assembly) 동기포트로 페킷 데이터를 SIO(116)를 통해 전송하는 기능을 수행한다.

비동기처리부(200)는 비동기 포트로 부터 SIO1-SIOn(125a-125n)를 통해 입력된 비동기 데이터를 수집하여 버스 아비쳐(400)의 제어에 의해 공통메모리(111)를 통해 동기처리부(100)로 넘겨주거나 동기처리부(100)로 입력된 페킷 데이터를 공통메모리(111)를 통해 받아 비동기 포트로 출력할 수 있게 분석하여 (Packet disassembly) 해당 비동기 포트로 SIO1-SIOn(125a-125n)를 통해 데이터를 전송하는 기능을 수행한다. 공통메모리(111) 부분은 동기처리부(100)에서 비동기처리부(200)로 전송되는 데이터나 비동기처리부(200)에서 동기처리부(100)로 전송되는 테이터의 패스(path)를 제공하며 두 처리부에서 공용으로 사용이 가능하게 되어 있다.

상술한 바와 같이 페드 구현에 있어서 독립성을 가진 두 부분을 두개의 프로세서로 처리케 함으로서 시스템 용량 확장을 용이하게 할 뿐 아니라 신속한 통신 서비스를 제공할 수 있는 장점이 있다.

Claims (2)

1. 동기 및 비동기처리부(100,200)간에 공통메모리부(500)를 두고 상기 공통메모리부(500)를 버스 아비쳐(400)에 의해 동기 및 비동기처리부(100,200)가 공용하는 페드 시스템의 상기 비동기처리부(200)에 의한 비동기 데이터 처리 방법에 있어서, 비동기처리부(200)의 시스템이 초기화된 상태에서 비동기 가입자 단말로부터 비동기 가입자의 입력 데이터가 있을시 입력 명령을 분석하고 X-28 프로토콜에 의해 비동기 단말기 간의 데이터 통신을 위한 상태를 점검하여 X.3 프로토콜에 의해 파라메타를 세팅후 응답토록 하며 X.25 프로토콜에 따라 제어용 페킷 및 데이터를 처리하여 페킷으로 조립한 후 공통 메모리로 전송하는 제1과정(1-3,10-15)과, 상기 제1과정(1-3,10-15)에서 비동기 가입자 입력 데이터가 아니고 상기 제1과정에서 전송한 데이터가 공통 메모리로 전송되었을시 X.25 프로토콜에 따라 상기 입력된 페킷을 분석하여 상기 X.25의 제어용 페킷 데이터를 처리하여 제어응답 신호를 출력토록 하고 상기 X.25 데이터 페킷을 처리하여 페킷 분해 및 데이터를 출력하며 타 페드 시스템간의 통신을 위해 X.29 프로토콜 명령을 처리하여 X.29 응답 및 X.3 프로토콜을 처리하는 제2과정에서(4-5,16-17,20-21,28-29)과, 상기 입력 데이터가 비동기 가입자 입력 데이터 및 공통 메모리 입력 데이타가 아니고 진단기능 입력 데이터일시 진단기능 명령 데이터를 분석하여 명령에 대해 명령 데이터대로 페킷을 조립하고 X.25은 X.25 프로토콜에 낮게 페킷을 조립하여 공통 메모리로 전송하는 제3과정(116-117,222-224)과, 상기 진단기능 입력 데이터가 아니고 타이머 입력 데이터일 때 상기 타이머 입력 데이터를 분석하여 X.25, X.3, X.28 프로토콜에 따라 입력 타이머 데이터를 처리하는 제4과정(228-229,225-226)으로 이루어짐을 특징으로 하는 페드 시스템에 있어서 복수의 프로세서 사용방법.
2. 동기 및 비동기처리부(100,200)간에 공통메모리부(500)를 두고 상기 공통메모리부(500)를 버스 아비쳐(400)에 의해 동기 및 비동기처리부(100,200)가 공용토록 제어하는 상기 동기처리부(100)에 대한 동기 데이터 처리 방법에 있어서, 동기처리부(100)의 시스템용 초기화 후 공중 데이터 통신망측의 입력 데이터가 있을시 물리적레벨조건 정보를 수신 처리한 후 링크와 페킷 레벨을 처리하여 공통 메모리로 전송하고 상기 처리된 링크와 페킷을 조절하여 물리적 레벨로 송신 처리하는 제1단계(1-3,10-15)와, 상기 제1단계(1-3,10-15)에서 공통 메모리로 전송할 데이터가 있을시 X.25 프로토콜에 따른 입력 페킷을 분석하여 상기 X.25 제어용 페킷과 데이터 페킷을 처리하여 링크레벨 및 물리적 레벨로 처리하는 제2단계(4-5,16-18)에서 공통 메모리의 입력 데이터가 없을시나 진단기능을 위한 입력 데이터가 있는가를 체킹하는 제3단계(6)와, 상기 제3단계(6)에서 진단기능 입력 데이터가 있을시 진단기능 명령을 분석하여 명령에 대해 페킷을 조립하여 X.25 프로토콜에 대해 처리 및 페킷을 조립하여 출력하는 제4단계(7,19-21)와 상기 제4단계(7,19-21)에서 진단기능 입력 데이터가 없을시 타이머 입력 데이터가 있는가를 체킹하여 타이머 입력 데이터가 있으면 타이머 입력 데이터를 분석한 후 X.25 페킷 및 링크레벨 타이머로 처리하는 제5단계(8-9,22-23)로 이 이루어짐을 특징으로 하는 페드 시스템에 있어서 복수의 프로세서 사용방법.

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