JP3194923B2 - 電子交換機 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は分散制御方式の電子交換機に係り、特に共通
バスに接続されたプロセッサ間の通信方式に関する。 （従来の技術） 近年、電子交換機は単なる交換処理機能だけでなく、
それに付随した各種のフィーチャー（例えば通話管理，
メッセージサービス，ディレクトリ等）を備えることが
要求されるようになっている。多くのフィーチャーを備
えると、その分だけプロセッサに対する負荷が大きくな
る。そこで、複数のプロセッサを使用し、機能や負荷を
分散させることにより、全体の処理能力を高めることが
行なわれる。 このようなマルチプロセッサ方式の電子交換機を構成
する場合、各プロセッサ間の通信をいかに円滑に行なう
かが課題となる。特に、上記したようなフィーチャーは
交換処理に深く関連するものであるため、フィーチャー
間で共通に使用されるデータが多くあり、従って緻密な
プロセッサ間通信を行なうことが要求される。 複数のプロセッサ間の通信を行なう一つの方法とし
て、プロセッサ間に独自のバスを形成することが考えら
れる。しかし、この方法は複数のプロセッサが異なるカ
ードに実装される場合においては、カード間の配線数を
増加させ、コストアップや信頼性の低下を招くという問
題がある。 これに対し、複数のプロセッサ間で共通バスを介して
通信を行なう共通バス方式とすれば、独自バス方式にお
ける上記問題を解決することができる。しかしながら、
共通バス方式においては単純に各プロセッサを共通バス
に接続して、各プロセッサが他のプロセッサに付随する
メモリを直接アクセスする構成にすると、他のプロセッ
サが実行中の仕事を妨害する可能性がある。このような
妨害を防ぐために、送信先のプロセッサが仕事を実行中
の場合、その仕事が終了するまで通信を持つようにする
と効率が悪くなり、高度のサービスを実現することが困
難となる。 （発明が解決しようとする問題点） このように従来の共通バス方式では、各プロセッサが
他のプロセッサが実行中の仕事を妨害することなく、プ
ロセッサ間の通信を効率良く行なうことが困難であっ
た。 本発明はこのような問題点を解決するためになされた
もので、共通バスに接続された複数のプロセッサ間の通
信を送信先のプロセッサが他の仕事を実行中か否かに関
係なく円滑に、かつ効率良く行なうことができる電子交
換機を提供することを目的とする。 ［発明の構成］ （問題点を解決するための手段） 本発明の電子交換機は、交換処理に係わる制御を分散
して実行する複数の制御カードと、これらの制御カード
に対し共通バスを介して接続される共通メモリとを具備
し、 前記制御カードの各々は、プロセッサと、このプロセ
ッサを動作させるプログラムおよびデータを格納するロ
ーカルメモリと、これらのプロセッサおよびローカルメ
モリが接続されるローカルバスと、このローカルバスと
前記共通バスとの間に設けられたバッファと、このバッ
ファを制御して前記ローカルバスと共通バスとの間を接
続するデコーダとを備え、前記プロセッサは、共通メモ
リに割り当てられたアドレスを前記ローカルバスを介し
て前記デコーダに与えることにより、前記バッファを介
して前記ローカルバスと共通バスとを接続させて共通メ
モリとの間のデータ伝送を可能とするバス制御手段を備
えている。 そして、上記各プロセッサは、他の制御カードへデー
タを送信する場合には、当該データを送信する必要が生
じるごとに前記バス制御手段を起動して前記共通メモリ
へデータを送信し書き込み、一方他の制御カードからデ
ータを受信する場合には、定期的に前記バス制御手段を
起動して前記共通メモリに対しポーリングを行い、これ
により共通メモリからデータを読み出して受信するよう
にしたものである。 （作用） あるプロセッサから他のプロセッサにデータを送信す
る場合、送信元のプロセッサは送信の必要が生じるごと
に随時共通バスを介して共通メモリにデータを書込むこ
とで送信を行ない、送信元のプロセッサは共通メモリに
対し定期的にポーリングを行って当該共通メモリからデ
ータを読み出して受信する。従って、送信元のプロセッ
サは送信したいデータが発生した場合、送信元のプロセ
ッサの状態に関係なくそれを直ちに送り出すことがで
き、これによりプロセッサ間の通信が効率良くなされ
る。また、プロセッサに付随するローカルメモリはバッ
ファを介して共通バスと分離されているため、共通バス
上のデータによってプロセッサの動作が妨害されること
はない。 （実施例） 第１図は本発明の一実施例に係る電子交換機の概略構
成図であり、共通制御シェルフ１と、複数のライン／ト
ランクシェルフ2a〜2nを第２図に示すように積層した構
造となっている。 共通制御シェルフ１には交換処理，メインテナンス等
を司るメインCPU（Mcpu）カード11と、通話管理，メッ
セージング，ディレクトリ等の各種アプリケーションを
司るアプリケーションCPU（Acpu）カード12と、これら
メインCPUカード11およびアプリケーションCPUカード12
とライン／トランク（L/T）カード21との間の通信制御
や、ソフトにおける入出力レベル変換等を行なうローカ
ルCPU（Lcpu）カード13、および時分割タイムスロット
の変換を行なうタイムスイッチ（TSW）カード14等の共
通制御部を構成するカード（カード状の回路装置）が実
装されている。なお、本発明ではこれら共通制御シェル
フ１内の各種カード11〜14を総称して共通制御カードと
いう。また、各共通制御カード11〜14内のプロセッサは
共通バス15に接続された共通メモリ16を介して相互に通
信を行なうことができる。 一方、ライン／トランクシェルフ2a〜2n内には、電話
機やデータ端末等の加入者端末が接続されるライン／ト
ランク（L/T）カード21が回線数に応じて実装されてい
る。共通制御シェルフ１とライン／トランクシェルフ2a
〜2n間は、ローカルCPUカード13からライン／トランク
カード21への送信用データハイウェイとライン／トラン
クカード21からローカルCPUカード13への受信用データ
ハイウェイを含むシリアル伝送のためのコントロールハ
イウェイ３と、タイムスイッチカード14とライン／トラ
ンクカード21との間に接続されたPCMタイムスロット入
替えのためのPCMハイウェイ４により接続されている。 次に、第１図の各部について詳細に説明する。第３図
はライン／トランクカード21のうち、特にディジタル電
話機31に接続されるライン／トランクカードの内部構成
を示す。第３図においてディジタル電話機用LSI（DTLS
I）32は、ディジタル電話機31と、ライン／トランクカ
ードおよびこれに接続される電話機や局線等をコントロ
ールするCPUからなるポートコントローラ（PC）33との
間の通信制御を行なうLSIである。また、インターフェ
ースLSI（ILSI）34はポートコントローラ33と共通制御
シェルフ１内のローカルCPU13（第１図）との間の通信
制御を行なうLSIであり、後述するようにスレーブ・モ
ードで動作するものとする。 第４図は共通制御シェルフ１内のローカルCPUカード1
3の内部構成を示す。第４図において、インターフェー
スLSI（ILSI）41は第３図におけるインターフェースLSI
34と同一構成であるが、外部からのモード設定入力を異
にしており、後述するようにマスタ・モードで動作す
る。ローカルメモリ42はローカルCPU（Lcpu）43を動作
させるためのプログラムやデータを格納するためのもの
であり、バッファ45は共通バス15とローカルCPUカード1
3内のローカルバス46とを接続したり切離したりするた
めのものであるローカルCPU43が共通バス15をアクセス
する時は、デコーダ44が共通メモリ71（後述）に割当て
られたアドレスを検出したとき、バッファ45をオンにし
て共通バス15とローカルバス46とを接続する。なお、ロ
ーカルメモリ42と共通メモリ71は異なるアドレスが割当
てられている。 第５図は共通制御シェルフ１内のメインCPUカード11
の内部構成を示す。図に示すようにメインCPUカード11
は第４図に示したローカルCPUカード13とほぼ同一構成
であり、ローカルメモリ51,メインCPU（Mcpu）52,デコ
ーダ53,バッファ54およびローカルバス55を有する。但
し、メインCPUカード11はコントロールハイウェイ３に
接続されていないためインターフェースLSIは内蔵しな
い。 なお、図示していないが、共通制御シェルフ１内のア
プリケーションCPUカード12も第５図に示したメインCPU
カード11と同一構成である。 第６図は共通制御シェルフ１内のタイムスイッチカー
ド14の内部構成であり、タイムスイッチコントローラ及
びタイムスイッチ61と、デコーダ62およびバッファ63を
有する。タイムスイッチカード14はメインCPU52によっ
てのみアクセスされるようになっており、具体的にはデ
コーダ62が共通バス15上のアドレスがタイムスイッチコ
ントロール用のアドレスと一致したか否かをモニター
し、一致したときのみバッファ63をオンにしてタイムス
イッチコントローラ及びタイムスイッチ61を共通バス15
に接続する。 第７図は共通制御シェルフ１内の共通メモリカード16
の内部構成であり、共通メモリ71とデコーダ72およびバ
ッファ73を有し、共通メモリ71をアクセスする方法は第
６図に示したタイムスイッチカード14における上述した
アクセス方法と同様である。 次に、第８図を参照して共通制御シェルフ１における
共通制御カード内のプロセッサ、例えば第４図に示した
ローカルCPUカード13内のローカルCPU43と、第３図に示
したライン／トランクカード21内のプロセッサ（ポート
コントローラ33）との間の通信方式について説明する。
前述したように、こうした異なるシェルフ内のプロセッ
サ間の通信は、割込み制御によりシリアル伝送で行なわ
れる。 第８図において、コントロールハイウェイ３はデータ
ハイウェイ（データ入出力線），フレーム同期信号伝送
線およびデータハイウェイクロックの伝送線を有し、PC
Mハイウェイ４はPCMハイウェイクロックの伝送線とPCM
ハイウェイフレーム同期信号の伝送線を有する。ローカ
ルCPUカード13内のクロック発生器47はコントロールハ
イウェイ３にデータハイウェイクロックを送出する。一
方、ライン／トランクカード21内の回線対応部36はCODE
CやSLIC等を含む。 本実施例ではインターフェースLSIとしてモード設定
入力により２つのモード、すなわちタイムスロットの変
化点に同期して予め自己に割当てられたタイムスロット
でデータを送出する機能を持つマスタ・モードと、外部
からのタイムスロット指定アドレスにより得られるタイ
ムスロットアドレスでのみデータを送出できる機能を持
つスレーブ・モードとに切換えが可能に構成されたもの
が使用される。 ローカルCPUカード13内のインターフェースLSI41はマ
スタ・モードで動作し、ローカルCPUとコントロールハ
イウェイ３間に挿入される。このインターフェースLSI4
1からコントロールハイウェイ３へのデータの送出は、
タイムスロットの変化点に同期して行なわれる。また、
ライン／トランクカード21内のインターフェースLSI34
からのデータの受信に際しては、ヘッダを検出したとき
に受信を行ない、ローカルCPU43に対し受信要求として
の割込み要求を行なう。 ライン／トランクカード21内のインターフェースLSI3
4はスレーブ・モードで動作し、コントロールハイウェ
イ３およびPCMハイウェイ４と当該カード21内の各ポー
トの入出力を制御するポートコントローラ33とを接続す
る。このインターフェースLSI34からコントロールハイ
ウェイ３へのデータの送出は、外部からのタイムスロッ
ト指定アドレスにより指定されるタイムスロットにおい
てのみ可能である。また、インターフェースLSI34の受
信に際しては、ヘッダを検出した後コントロールハイウ
ェイ３を介してデータを受信し、その受信データのアド
レスが外部からのタイムスロット指定アドレスと一致し
たときのみ、その受信データを有効と判断して、ポート
コントローラ33に対し受信要求としての割込み要求を発
生する。 ポートコントローラ33は割込み要求を受けると、イン
ターフェースLSI34内の受信レジスタから受信データを
読出し、そのデータに従ってライン／トランクカード21
の制御を行なう。回線対応部36へのデータの送出に際し
ては、ポートコントローラ33がインターフェースLSI34
内の回線対応部制御部に制御データを書込んだ後、イン
ターフェースLSI34が回線対応部36にその制御データを
送出する。 回線対応部36の状態、またはディジタル電話機31等の
加入者端末等からのデータは、インターフェースLSI34
内の回線対応部制御部のI/Oレジスタに周期的に取込ま
れる。そして、ポートコントローラ33はこのI/Oレジス
タ内のデータを周期的に読込むことにより、回線対応部
36の状態変化またはローカルCPU43に対する制御データ
を、インターフェースLSI34内の送信レジスタに書込
む。この後、インターフェースLSI34は外部からのタイ
ムスロット指定アドレスにより与えられるタイムスロッ
トにおいて、送信レジスタの内容をコントロールハイウ
ェイ３のデータハイウェイ（データ出力線）に出力す
る。 次に、本発明の特徴をなす共通制御シェルフ１内の各
プロセッサ間、すなわち各共通制御カードに設けられた
プロセッサ間の通信方式について説明する。共通制御シ
ェルフ１内のプロセッサ間通信には、各ローカルCPU43
が傘下のライン／トランクカード21から収集した加入者
端末の状態に関するデータおよび加入者端末からのデー
タを所定レベルまで処理したものをメインCPU52または
アプリケーションCPUに伝えるためのデータ伝送と、メ
インCPU52およびアプリケーションCPUがそれぞれ交換処
理して得た端末制御データをローカルCPU43側に伝える
ためのデータ伝送とがある。 前述したように、こうした同一シェルフ内のプロセッ
サ間の通信は、共通バス15に各プロセッサが共通にアク
セスすることのできる共通メモリ16を接続し、この共通
メモリ16に送信すべきデータを書込み、またこの共通メ
モリ16から受信すべきデータを読出すことにより行なわ
れる。 共通バスに共通メモリを接続し、その共通メモリを介
して任意のプロセッサ間のデータ伝送を行なう手法自体
は、例えばIEEE796による制御に見られるように公知で
ある。この方法によれば、共通メモリのアクセスを必要
とするプロセッサが共通バス上にコントロール信号を出
し、共通バスをアクセス期間中占有することによってデ
ータ伝送が行なわれる。その場合、複数のプロセッサに
よるアクセスが衝突すれば、所定の優先順位に基づいて
処理が行なわれる。 本実施例においては、各ローカルCPU43は加入者端末
側に状態変化が生じる都度、および加入者端末からダイ
ヤル情報が送られてくる都度、その状態またはダイヤル
情報のデータを共通メモリ16に書込む。メインCPU52で
は共通メモリ16の内容を定期的にポーリングすることに
より、各加入者端末の状態変化を知り、それに応じた処
理を行なう。例えば加入者端末からの起呼があると、そ
れを検出して呼処理を行なう。この呼処理の一連のルー
チンの中で、共通メモリ16にもともと格納されているデ
ータ、または加入者端末からローカルCPU43を介して共
通メモリ16に書込まれているデータが必要になると、共
通メモリ16をアクセスしてそのデータを読取って処理を
行なう。この処理の結果、加入者端末側を制御する制御
データが変った場合には、その制御データを共通メモリ
16に書込む。 一方、ローカルCPU43においても、加入者端末の制御
データに変更が生じたか否かを判定し、また変更が生じ
た場合その制御データがどういう内容になったかを検知
すべく、共通メモリ16の内容を定期的にポーリングして
いる。 このように各プロセッサ（メインCPU52,ローカルCPU4
3等）が送信すべきデータを共通メモリ16に書込み、ま
た共通メモリ16の内容を定期的にあるいは必要なとき随
時ポーリングし、受信すべきデータを読込むことによ
り、これらのプロセッサ間での通信が行なわれる。この
ようにすると、ローカルCPU43とメインCPU52やアプリケ
ーションCPUとでは機能レベルに差があって、メインCPU
52やアプリケーションCPUにローカルCPU43側からデータ
が集まる関係にあるにも拘らず、メインCPU52やアプリ
ケーションCPU等は自らの処理プログラム（例えば交換
処理プログラム）を中断を来たすことなく実行できるの
で、処理効率が向上する。 また、ローカルCPU（Lcpu）43,メインCPU（Mcpu）52
およびアプリケーションCPU（Acpu）が、共通バス15上
の共通メモリ16を介して接続されていることにより、Mc
pu−Lcpu,Lcpu−Acpu,Mcpu−Acpu間の通信を柔軟に行な
うことができるため、より高度のサービスを実時間性を
保ちながら行なうことが可能である。 さらに、シリアル伝送領域とパラレル伝送領域との間
に位置するローカルCPU43によって、第９図に示すよう
にライン／トランクカード21の処理レベルである物理レ
ベルから、ローカルCPU43の処理レベルである論理レベ
ルへの変換を行なえば、メインCPU52は入出力を最大抽
象化したレベルで扱うことができる。なお、第９図はラ
イン／トランクカード21,ローカルCPU43およびメインCP
U52のそれぞれの機能と、これらプロセッサ相互間の通
信データの具体例を示している。このようにするとロー
カルCPU43が加入者端末やトランクとの間のコマンドデ
ータ送出コントロールを行なうことができ、メインCPU5
2がコマンドデータの管理を行なう必要がなくなるた
め、メインCPU52の負荷が軽減され、変更，付加等が容
易となって拡張性が向上し、生産性も高まるという利点
がある。 次に、インターフェースLSI（34,41等）の内部構成を
第10図を参照して説明する。インターフェースLSIは前
述したように、コントロールハイウェイ３中のデータハ
イウェイへのデータ送出がタイムスロットの変化点に同
期してなされる機能を持つマスタ・モードと、データハ
イウェイへのデータ送出が外部からのタイムスロット指
定アドレスによって与えられるアドレスに一致したアド
レスのタイムスロットでのみ可能なスレーブ・モードと
に切換えできるように構成されている。モード設定入力
によりマスタ／スレーブのモード切換えを行なう制御部
は、データハイウェイ送受信部101内にある。 第10図において、データハイウェイ送受信部101はフ
レーム同期信号DHFSおよびデータハイウェイクロックDH
CLKにより動作し、データハイウェイ送信レジスタ102お
よびデータハイウェイ受信レジスタ103を介してデータ
入力線DHINおよびデータ出力線DHOUTとの間でデータの
送受信を行なう。この場合、送受信のタイミングはモー
ドにより異なることは上述した通りである。すなわち、
マスタ・モードではタイムスロットの変化点に同期して
送信レジスタ102内のデータを送出し、受信の場合はヘ
ッダ検出後データを受信して受信レジスタ103に格納す
る。また、スレーブ・モードでは外部からのタイムスロ
ット指定アドレスと一致したアドレスのタイムスロット
においてのみ送信レジスタ102内のデータを送出し、受
信に際してはヘッダ検出後データを受信して、外部から
のタイムスロット指定アドレスと受信データ中のアドレ
スとが一致したときだけ、データを受信レジスタ103に
格納する。 CPUインターフェース制御部104は、データバスからの
アドレスデータをデコードし、インターフェースLSI内
の各ブロックへデータを送出する。 回線対応部制御部105は入力レジスタ106,出力レジス
タ107および入出力モードを指定する入出力指定レジス
タ108を有し、回線対応部36（第８図）と接続される。 PCMタイムスロット制御部109はPCMフレーム同期PCMFS
とPCMクロックPCMCLKによりタイムスロットの数をカウ
ントして、ポートコントローラ33によりPCMタイムスロ
ット指定レジスタ110に設定されたPCMタイムスロットア
ドレスと比較し、これらが一致したときにCODECに対し
てフレーム同期を与える制御を行なう。 本実施例の電子交換機において、ローカルCPU43から
複数のポートコントローラ33に対して同一データを伝送
する場合、それらのポートコントローラ33が接続された
スレーブ・モードのインターフェースLSI34に対して共
通のグループアドレスを与えておき、このグループアド
レスを用いてデータを伝送する。このグループアドレス
は複数のインターフェースLSI34のアドレスの集合とし
ての意義を有し、各インターフェースLSI34において予
め登録される。 なお、ローカルCPU43から同一データを複数のポート
コントローラ33に伝送する方法としては、各ポートコ
ントローラに通常の発信を順次行ない、同一データを伝
送する方法と、上述したようにポートコントローラ33
が接続された複数のインターフェースLSI34を代表する
グループアドレスに伝送データを付加して伝送する方法
とが考えられる。の方法は簡便ではあるが、各ポート
コントローラに対して個別にアドレスと伝送データを順
次伝送しなければならない。これに対し、の方法にお
いてローカルCPU43と複数のポートコントローラ33との
間で一度に伝送を行なうことができるので、伝送に要す
る時間が短縮され、ローカルCPU43の負荷も軽減され
る。 次に、本実施例における伝送信号フォーマットを第11
図を参照して説明する。同図に示すように、ヘッダ，ア
ドレス，制御データ，情報データにより１フレームを形
成している。アドレスは単一のポートコントローラ33に
個別にデータを伝送する場合の個別アドレスと、複数の
ポートコントローラ33に対して同一データを伝送する同
報アドレスと、全てのポートコントローラ33に対して同
一データを伝送する一斉同報アドレスとに分けられる。
個別アドレス，同報アドレス，一斉同報アドレスの区別
を表わす情報（識別子という）は、第11図の下側に示し
たアドレスフォーマット中の上位（MSB側）２ビットが
使用される。個別アドレスの場合は、このアドレスの区
別を示す上位２ビットの識別子に続いて、単一のインタ
ーフェースLSIアドレス（ILSIアドレス）が、また同報
の場合は任意に指定されたグループを示すグループアド
レスがそれぞれ付加される。 今、第12図に示すように単一のグループアドレス（＃
Ａ）が複数のインターフェースLSIのアドレス情報を代
表しているものとすると、ローカルCPU43から複数のポ
ートコントローラ33に接続されたインターフェースLSI3
4に対して同一データを伝送する場合には、第11図に示
したようにアドレスフォーマット中の上位２ビットに識
別子“10"を設定し、引続き＃１〜＃ｎの代表アドレス
として＃Ａを付加すればよい。これによりローカルCPU4
3からのデータは、一回の発信操作により複数のポート
コントローラ33に接続されたインターフェースLSI34に
送られることになる。 こうしてローカルCPU43からのデータが送られたイン
ターフェースLSI34においては、データハイウェイを介
して受信したデータからグループアドレスを抽出し、予
め登録されているグループアドレスと比較する。この比
較の結果、両アドレスが一致したときに伝送データ中の
情報データを受信する。なお、第12図においてはグルー
プアドレス＃A,＃Ｂは、そのインターフェースLSI34が
設けられたライン／トランクカード21が標準電話機（ST
T）に接続されたカードであることを示している。この
ライン／トランクカードはローカルCPU43からの伝送デ
ータを受信できるが、他のライン／トランクカードは同
じデータを受信できない。 第13図は上述した処理を行なうためのライン／トラン
ク21内に設けられるアドレス処理回路の構成を示したも
のであり、受信したアドレスの上位２ビット（識別子）
はセレクタ131のE,S端子（制御入力端子）に供給され
る。セレクタ131のA,B端子（データ入力端子）にはライ
ン／トランク21内のメモリ132に記憶されているグルー
プアドレスと個々のインターフェースLSI34に割当てら
れたLSIアドレスがそれぞれ供給される。セレクタ131か
らは（E,S）＝（0,0）のときLSIアドレスが、また（E,
S）＝（1,0）のときグループアドレスがそれぞれ出力さ
れ、コンパレータ133の第１の入力端子に供給される。
コンパレータ133の第２の入力端子には受信アドレスの
上位２ビットに続くアドレス情報が供給され、これら第
１および第２の入力端子の値が一致したときコンパレー
タ133の出力は“1"となる。一方、受信アドレスの上位
２ビットの情報はさらに２入力アンドゲート134に入力
され、上位２ビットが“11"かどうか、すなわち受信ア
ドレスが一斉同報アドレスかどうかが判定される。この
アンドゲート134の出力とコンパレータ133の出力が２入
力オアゲート135に入力される。オアゲート135の“1"出
力はポートコントローラ33に対する受信要求となる。す
なわち、受信アドレスが受信したインターフェースLSI
に対応する個別アドレス（LSIアドレス）である場合
と、受信したインターフェースLSIを含む同報アドレス
（グループアドレス）である場合と、一斉同報アドレス
である場合に、アドレスに続く情報データを受信せよと
の要求が発せられる。 このような構成とすると、システムダウンに際してシ
ステムを立上げる時など、プログラムを各ポートに記憶
させるときに有効である。すなわち、プログラム等のロ
ーディングに要する時間がポート数によらずローディン
グすべきプログラム数によってのみ決まるので、システ
ムの立上げに要する時間が大幅に短縮される。 ［発明の効果］ 本発明によれば、共通バスに接続された複数のプロセ
ッサ間の通信を送信元以外のプロセッサが実行中の仕事
を妨害することなく効率良く行なうことができ、マルチ
プロセッサによる高度のサービスを実時間性を保ちつつ
行なうことが可能な電子交換機を提供することができ
る。

【図面の簡単な説明】 第１図は本発明の一実施例に係る電子交換機の概略構成
を示す図、第２図は同電子交換機のシェルフ積層構造を
示す図、第３図は同実施例におけるライン／トランクカ
ードの内部構成を示す図、第４図は同実施例におけるロ
ーカルCPUカードの内部構成を示す図、第５図は同実施
例におけるメインCPUカードの内部構成を示す図、第６
図は同実施例におけるタイムスイッチカードの内部構成
を示す図、第７図は同実施例における共通メモリカード
の内部構成を示す図、第８図は同実施例における共通制
御シェルフ内のローカルCPUカードとライン／トランク
カード内の通信方式を説明するための図、第９図はライ
ン／トランクカードとローカルCPUおよびメインCPUの機
能配分と相互間の通信データの具体例を示す図、第10図
は同実施例におけるインターフェースLSIの内部構成を
示す図、第11図は同実施例におけるローカルCPUからラ
イン／トランクカード内のポートコントローラへのデー
タ伝送方法を説明するための伝送信号フォーマットを示
す図、第12図は同データ伝送方法を説明するための概念
図、第13図は同データ伝送方法の実施に使用するライン
／トランクカード内のアドレス受信回路の構成を示す図
である。 １……共通制御シェルフ、2a〜2n……ライン／トランク
シェルフ、３……コントロールハイウェイ、４……PCM
ハイウェイ、11……メインCPUカード、12……アプリケ
ーションCPUカード、13……ローカルCPUカード、14……
タイムスイッチカード、15……共通バス、16……共通メ
モリ、21……ライン／トランクカード、33……ポートコ
ントローラ、34,41……インターフェースLSI、43……ロ
ーカルCPU、52……メインCPU、71……共通メモリ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−108958（ＪＰ，Ａ) 特開 昭56−42868（ＪＰ，Ａ) 特開 昭53−84526（ＪＰ，Ａ) 特開 昭57−135592（ＪＰ，Ａ) 特開 昭58−33389（ＪＰ，Ａ) 特開 昭60−160769（ＪＰ，Ａ) 特開 昭58−48592（ＪＰ，Ａ) 特開 昭54−138313（ＪＰ，Ａ) 特開 昭57−180288（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04Q 3/54 - 3/56

Claims (1)

1. (57)【特許請求の範囲】 １．交換処理に係わる制御を分散して実行する複数の制
   御カードと、これらの制御カードに対し共通バスを介し
   て接続される共通メモリとを具備し、 前記制御カードの各々は、プロセッサと、このプロセッ
   サを動作させるためのプログラムおよびデータを格納す
   るローカルメモリと、これらのプロセッサおよびローカ
   ルメモリが接続されるローカルバスと、このローカルバ
   スと前記共通バスとの間に設けられたバッファと、この
   バッファを制御して前記ローカルバスと共通バスとの間
   を接続するデコーダとを備え、 前記プロセッサは、共通メモリに割り当てられたアドレ
   スを前記ローカルバスを介して前記デコーダに与えるこ
   とにより、前記バッファを介して前記ローカルバスと共
   通バスとを接続させて共通メモリとの間のデータ伝送を
   可能とするバス制御手段を備え、 前記制御カードの各々は、他の制御カードへデータを送
   信する場合には、当該データを送信する必要が生じるご
   とに前記バス制御手段を起動して前記共通メモリへデー
   タを送信し書き込み、一方他の制御カードからデータを
   受信する場合には、定期的に前記バス制御手段を起動し
   て前記共通メモリに対しポーリングを行い、これにより
   共通メモリからデータを読み出して受信することを特徴
   とする電子交換機。