JPS62227243A

JPS62227243A - 伝送制御方式

Info

Publication number: JPS62227243A
Application number: JP61072130A
Authority: JP
Inventors: Masakazu Shirakawa; 雅一白川; Hiroaki Yamashita; 宏明山下; Hatsuo Nishida; 肇夫西田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-03-29
Filing date: 1986-03-29
Publication date: 1987-10-06
Also published as: US4888728A; CA1281432C

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は双方向伝送路を介して１対１、または１対ｎに
接続された親伝送装置と子伝送装置との冊のデータ伝送
を効果的に制御し得る伝送制御方式に関する。

（従来の技術）近時、半導体技術の目覚ましい発展に伴って各種のプロ
セッサ（ＣＰＵ）やメモリの高性能化、低価格化が図ら
れている。

このような背景の下で、例えば第５図に示すように複数
のプロセッサｌａ、　Ｌｂ、〜ｉｎを用いて情報処理シ
ステムに要求される処理機能やその負荷（処理負担）を
階層的に分散させ、全体的に処理能力を高めるマル≠プ
ロセッサ・システムが種々開発されている。

このシステムは高位レベルのプロセッサ１ａを親伝送装
置２ａに接続し、また低位レベルの１つまたは１（数の
プロセッサｔｂ、〜１ｎをそれぞれ子伝送装置２ｂ、〜
２ｎに接続し、これらの伝送装置２ａ、　２ｂ。

〜２ｎ間を双方向伝送路３を介して接続して構成される
。

双方向伝送路３を介する現伝送装置２ａから子伝送装置
２ｂ、〜２ｎへのデータ伝送は、送信宛先アドレスを付
与した情報フォーマットで行われ、逆に子伝送装置２ｂ
、〜２ｎから現伝送装置２ａへのデータ伝送は、送信元
アドレスを付与した情報フォーマットで行われる。この
ことは、基本的にｌ対ｎのデータ通信であることに起因
している。

ところでこのようなデータ伝送は、本来、複数のプロセ
ッサｌａ、　ｌｂ、〜１ｎの各負荷量に応じて、その情
報の流れを制御して行われる。

しかし低位レベル側のプロセッサ２ｂ、〜２ｎに異常が
生じて高頻度でデータ送信を開始すると、その無意味な
伝送データを受信する高位レベルのプロセッサ２ａの負
荷が急激に上昇する。この為に、上記高位レベルのプロ
セッサ２ａの本来の処理機能が損われ、ひいてはシステ
ムの正常な動作が損われると云う不具合が発生する。

（発明が解決しようとする問題点）このように双方向伝送路を介して１対１、または１対ｎ
に接続された現伝送装置と子伝送装置との間でデータ伝
送を行うシステムにあっては、子伝送装置側の異常動作
が現伝送装置の処理機能までに影響を及ぼし、システム
全体の信頼性が大幅に低下すると云う問題点に鑑み、本
発明は上記子伝送装置側の動作を親伝送装置側から効果
的に制御し、現伝送装置と子伝送装置との間の双方向伝
送路を介したデータ伝送を信頼性良く、しかも効果的に
行うことのできる伝送制御方式を提供することを目的と
するものである。

［発明の構成］（問題点を解決するための手段）本発明は、双方向伝送路を介して現伝送装置に接続され
る子伝送装置に、上記現伝送装置から与えられる特殊情
報を解読して自動的に設定または解除されるフラグと、
送信データに対する送信タイミングクロックの入力時に
上記フラグの状態に従って前記現伝送装置に対するデー
タの伝送を許可または禁止する送信制御手段とを一般け
、子伝送装置から現伝送装置へのデータ伝送を親伝送装
置側から制御できるようにしたことを特徴とするもので
ある。

また送信制御手段では、データ伝送中に前記フラグが解
除されたとき、そのデータ伝送の完了後に現伝送装置に
対するデータ伝送を禁止するようにしたことを特徴とし
ている。

（作用）かくして本発明によれば、子伝送装置のフラグを現伝送
装置からの特殊信号によってセットまたはリセットし、
子伝送装置では上記フラグの状態に従ってデータ伝送を
開始するか中止するかが決定される。従って子伝送装置
からのデータ伝送を親伝送装置側から効果的に制御する
ことが可能となる。

（実施例）以下、図面を参照して本発明の一実施例につき説明する
。

第１図は実施例に係る子伝送装置の概略構成を示すもの
であり、第２図はこの子伝送装置に親伝送装置側から与
えられるデータの情報フォーマットを示す図である。

第１図に示すように子伝送装置は、伝送路を介して伝送
されてきたデータを受信する受信部Ａ１送信データを上
記伝送路を介して送信する送信部Ｂ１そしてこの受信部
Ａおよび送信部Ｂをプロセッサ（ＣＰ　Ｕ）に接続する
インターフェース部Ｃとにより構成される。

受信部Ａは、伝送路を介して入力される現伝送装置から
の第２図に示す如きフォーマットの受信データを受信バ
ッファ１１に取込んで動作する。

受信制御部１２は、受信バッファ１１に一時的に格納さ
れたデータの送信宛先データ（ＡＤＲ）を調べ、その受
信データが自局宛の場合、これを受信レジスタ１３に取
込むと共に、コマンドデコーダ１４に与えている。この
受信レジスタ１３に格納された受信データは、前記イン
ターフェース部ＣのＣＰＵインターフェース１５の制御
を受けてプロセッサに取込まれる。

しかしてコマンドデコーダ１４は、前記受信データ中の
制御信号（ＣＯＮＴ）をデコード処理し、その制御信号
が何を指示しているかを解釈している。ここでは上記制
御信号は（００）で通常のデータ伝送、（１０）でフラ
グの設定要求、（１１）でフラグの解除要求を表わすも
のとなっている。

コマンドデコーダは、このような制御情報を解釈し、制
御信号が（００）のときには前記受信レジスタ１３にセ
ットされた受信データのプロセッサへの取込みを指示し
ている。また制御信号が（１０）の場合にはフラグレジ
スタ１６をセットし、（１１）の場合には上記フラグレ
ジスタ１６をリセットしている。

一方、前記送信部Ｂは、前記インターフェース部Ｃを介
してプロセッサから与えられる送信データを格納する送
信バッファ１７と、所定の送信タイミングで上記送信バ
ッファ１７に格納された送信データを入力し、これを伝
送路に送信する送信レジスタ１８と、そのデータ伝送を
制御する送信制御部１９とにより構成される。

送信制御部１９は、前記ＣＰＵインターフェース１５を
介してプロセッサから与えられる各種送信制御信号、お
よび前記フラグレジスタＬ６のセット状態に応じて上述
した伝送データの送信を制御するものである。

即ち、この送信制御部１９は、例えば第３図に示す如く
構成されている。

第１のフリップフロップ２１は、前記送信バッファ１７
への送信データの書込み時に与えられる書込みパルスを
受けてセットされる。従って第１のフリップフロップ２
１がセット状態にあることで、送信バッファ１７に送信
データが格納されていることが示される。そこでこの第
１のフリップフロップ２１のセット出力が、送信要求信
号として用いられている。

ゲート回路２２は、上記送信要求が出力されたとき、前
記フラグレジスタ１６にセットされたフラグ情報を第２
のフリップフロップ２３に人力している。

この第２のフリップフロップ２３は送信タイミングクロ
ックを受けて動作するもので、その送信タイミングクロ
ックが印加された時点でその入力に前記フラグのセット
情報が与えられているとき、その出力をＨレベルにして
送信可の信号を出力している。逆に第２のフリップフロ
ップ２３の出力がＬレベルのとき、その出力は送信不可
を示している。

このようにして前記送信タイミングクロックの人力時点
に、前記送信要求およびフラグの状態を判定してセット
される第２のフリップフロップ２３の出力、つまり送信
許可の信号は前記送信レジスタ１８に与えられると共に
、伝送路に対する出力ゲート回路２４、および送信ビッ
ト数カウンタ２５に与えられる。この結果、送信レジス
タ１８は、送信クロックに従ってその送信データを上記
出力ゲート回路２４を介して順に送信出力する。またこ
のとき、送信ビット数カウンタ２５は上記送信クロック
を計数し、送信レジスタ１８からその送信データの全て
が送信出力された時点を検出している。

このようにして送信データの全てが送信出力されると、
送信ビット数カウンタ２５は送信完了信号を出力してい
る。この送信完了信号、およびプロセッサ側から与えら
れるイニシャルリセット信号はオア回路２Ｇを介して前
記第１および第２のフリップフロップ２１．２３に与え
られ、これによってフリップフロップ２１．２３がそれ
ぞれリセットされる。

かくしてこのように構成された送信部Ｂによれば、第４
図にその動作タイミング図を示すように前記フラグがセ
ットされた状態にあって、且つ送信要求が発せられると
、これによって第２のフリップ７０ツブ２３がセットさ
れ、送信レジスタ１８等に送信許可信号が与えられるの
で、送信レジスタ１８にセットされたデータは送信クロ
ックに従って送信されることになる（Ｉの状態）。

一方、上述したようにデータの送信が開始され、そのデ
ータ伝送中に前記フラグがリセットされると、このフラ
グのリセットからデータ送信を禁止したいことが解釈さ
れる。しかし、前記第２のフリップフロップ２３は、送
信タイミングクロックの印加時にのみ前記フラグを参照
して送信許可信号を発するように構成されているから、
そのときのデータ送信はそのまま継続される（Ｈの状態
）。

しかる後、データ伝送の完了に伴ってフリップフロップ
２１．２３がそれぞれリセットされ、次の送信要求が発
生した時点では前記フラグがリセットされていることか
ら送信許可信号が出力されず、そのデータ送信が禁止さ
れる（■の状態）。

このように本システムにあっては、親伝送装置から与え
られる特殊情報（制御信号；１０．１１）によって子伝
送装置のフラグがセットまたはリセットされ、このフラ
グの状態に応じてデータの伝送が制御される。従って子
伝送装置からのデータ伝送を親伝送装置側から効果的に
制御することが可能となる。

また子伝送制御装置は、データ伝送中にフラグがリセッ
トされた場合には、そのデータ伝送が完了した後にその
データ伝送を禁止するので、折角開始したデータ伝送が
親伝送装置の割込みによって不本意に無効化されるのを
効果的に防止できる。

故に、親伝送装置と子伝送装置との間のデータ伝送を効
果的に行いつつ、親伝送装置の不可が急激に増大したよ
うな場合には、親伝送装置側がら子伝送装置に対してデ
ータ伝送を禁止する指令を適宜与えることが可能となる
。

従って、低位レベルの処理装置の異常に効果的に対処し
て処理能力を越えた不可の増大を未然に防ぎ、安定なデ
ータ伝送状態を確保してシステムの信頼性を高めること
が可能となる。

尚、本発明は上述した実施例に限定されるものではない
。例えば親伝送装置を、現用装置と予備装置とにより多
重化して構成しても良い。またデータ伝送の形式として
は、複数の子伝送装置に対する親伝送装置からの一斉回
報形式のデータ伝送を行うことも可能である。その他、
本発明はその要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果コ以上説明したように本発明によれば、親伝送装置側から
子伝送装置のデータ送信を制御することができるので、
子伝送装置が接続された下位レヘルのプロセッサの異常
に起因する上位レベルのプロセッサにおける過大な負荷
の発生を抑え、またシステム全体への異常の波及を効果
的に抑えることが可能となる。故にシステムの信頼性を
高めることが可能となる等の実用上多大なる効果が奏せ
られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る子伝送装置の概略構成
図、第２図は親伝送装置がら子伝送装置に伝送されるデ
ータのフォーマ・ットを示す図、第３図は送信制御部の
構成例を示す図、第４図はデータ送信の動作タイミング
図、第５図はシステムの概略構成を示す図である。Ａ・・・受信部、Ｂ・・・送信部、Ｃ・・・インターフ
Ｊ−−ス部、ｌｌ・・・受信バッファ、１２・・・受信
制御部、１３・・・受信レジスタ、１４・・・コマンド
デコーダ、１５・・・ＣＰＵインターフェース、１Ｇ・
・・フラグレジスタ、１７・・・送信バッファ、１８・
・・送信レジスタ、１９・・・送信制御部、２１．２３
・・・フリップフロップ、２２・・・ゲート回路、２４
・・・出力ゲート回路、２５・・・送信ビット数カウン
タ、２６・・・オア回路。出願人代理人　弁理士　鈴江武彦制御信号　（ＣＰＵ８勺第１図第２図

Claims

【特許請求の範囲】

（１）双方向伝送路を介して接続された親伝送装置と子
伝送装置とからなり、上記双方向伝送路を介して相互に
データ伝送するシステムにおいて、上記子伝送装置は、
前記親伝送装置から与えられる特殊情報を解読して自動
的に設定または解除されるフラグと、送信データに対す
る送信タイミングクロックの入力時に上記フラグの状態
に従って前記親伝送装置に対するデータの伝送を許可ま
たは禁止する送信制御手段とを具備したことを特徴とす
る伝送制御方式。
（２）送信制御手段は、データ伝送中に前記フラグが解
除されたとき、そのデータ伝送の完了後に親伝送装置に
対するデータ伝送を禁止するものである特許請求の範囲
第１項記載の伝送制御方式。