JPS615361A - 通信インタフエイス回路 - Google Patents
通信インタフエイス回路Info
- Publication number
- JPS615361A JPS615361A JP59124957A JP12495784A JPS615361A JP S615361 A JPS615361 A JP S615361A JP 59124957 A JP59124957 A JP 59124957A JP 12495784 A JP12495784 A JP 12495784A JP S615361 A JPS615361 A JP S615361A
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- JP
- Japan
- Prior art keywords
- data
- communication data
- circuit
- emergency
- communication
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Between Computers (AREA)
- Computer And Data Communications (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータなどの処理装置の間に設置され
てデータ通信全介在する通信インタフェイス回路に関す
るものである。
てデータ通信全介在する通信インタフェイス回路に関す
るものである。
従来、互いに非同期で動作している２゛つの処理装置間
においてデータ通信を行う場合、これらの装置間には通
信データ全一時記憶するバッファ回路を備えた通信イン
タフェイス回路が設置される。
においてデータ通信を行う場合、これらの装置間には通
信データ全一時記憶するバッファ回路を備えた通信イン
タフェイス回路が設置される。
例えば、コンピュータとその端末装置間においてデータ
通信を行う場合、第３図に示すように回線インクフェイ
ス１と受信バッファ回路２とを備えた通信インクフェイ
ス回路３がコンピュータ４と端末装置５との、間に設置
される。
通信を行う場合、第３図に示すように回線インクフェイ
ス１と受信バッファ回路２とを備えた通信インクフェイ
ス回路３がコンピュータ４と端末装置５との、間に設置
される。
回線インタフェイス１は、データ信号のレベル変換や通
信手順の判定、符号判定などを行うもので、通信手順や
符号構成に誤シが々ければコンピュータ４からの通信デ
ータは受信バッファ回路２に転送されてここに一時記憶
される。受信バッファ回路２に通信データが記憶される
と、このことが回線インタフェイス１からコントロール
パスＣＴ−ＢＵＳ ’ｉ介して端末装置５に伝達され、
受信バッファ回路２に記憶された通信データの読込みが
端末装置５によって開始される。このようにしてコンピ
ュータ４からの通信データは端末装置５忙伝送される。
信手順の判定、符号判定などを行うもので、通信手順や
符号構成に誤シが々ければコンピュータ４からの通信デ
ータは受信バッファ回路２に転送されてここに一時記憶
される。受信バッファ回路２に通信データが記憶される
と、このことが回線インタフェイス１からコントロール
パスＣＴ−ＢＵＳ ’ｉ介して端末装置５に伝達され、
受信バッファ回路２に記憶された通信データの読込みが
端末装置５によって開始される。このようにしてコンピ
ュータ４からの通信データは端末装置５忙伝送される。
端末装置５からコンピユータ４４Ｃ通信データを伝送す
る場合も同様の構成で実現される。
る場合も同様の構成で実現される。
この場合、受信バッファ回路２はＦＩＦＯ（７７−スド
イン・ファーストアウト）型のメモリで構成され、通信
データは入力順に出力される。
イン・ファーストアウト）型のメモリで構成され、通信
データは入力順に出力される。
ところが、このような通信インタフェイス回路忙おいて
、コンビーータ４から端末装置５に緊急に特定の処理あ
る込は応答を求めようとした時、受信バッファ回路２に
以前に受けた通信データが端末装置５に読込まれないで
残っている場合には、緊急の処理要求を表わす通信デー
タはこれ以前の通信データに対する処理が終了してから
端末装置５に受付けられることになる。このため、緊急
の処理要求、例えば先発データの取消しや無効化の処理
要求あるいは時刻データの更新処理要求などの実時間で
処理すべき要求が間に合わなくなシ、システム全体の動
作に変調を来し、信頼性が低下するという問題点があっ
た。
、コンビーータ４から端末装置５に緊急に特定の処理あ
る込は応答を求めようとした時、受信バッファ回路２に
以前に受けた通信データが端末装置５に読込まれないで
残っている場合には、緊急の処理要求を表わす通信デー
タはこれ以前の通信データに対する処理が終了してから
端末装置５に受付けられることになる。このため、緊急
の処理要求、例えば先発データの取消しや無効化の処理
要求あるいは時刻データの更新処理要求などの実時間で
処理すべき要求が間に合わなくなシ、システム全体の動
作に変調を来し、信頼性が低下するという問題点があっ
た。
本発明は、２つの処理装置の一方から緊急の処理を要求
した場合に先発の非緊急の処理の完了まで待機させられ
てしまうという問題点を解決しようとするものであシ、
これによシ実時間処理などを遅滞なく実行させてシステ
ム全体の信頼性を向上できるようにした通信インタフェ
イス回路全実現することである。
した場合に先発の非緊急の処理の完了まで待機させられ
てしまうという問題点を解決しようとするものであシ、
これによシ実時間処理などを遅滞なく実行させてシステ
ム全体の信頼性を向上できるようにした通信インタフェ
イス回路全実現することである。
〔問題点を解決するための手段２作用〕本発明は、通信
データを一時記憶するバッファ回路を緊急通信用バッフ
ァ回路と普通通信用バッファ回路との２系統とすると共
忙、２つの処理装置の一方からの通信データ全党けた時
に該通信データが緊急通信データか普通通信データかを
判定し、この判定結果に応じて上記２つのバッフ７回路
の一方全選択して一時記憶させるデータ判定回路全般け
、緊急通信用バッファ回路に記憶された通信データに対
する処理が常に優先されるようにしたものである。
データを一時記憶するバッファ回路を緊急通信用バッフ
ァ回路と普通通信用バッファ回路との２系統とすると共
忙、２つの処理装置の一方からの通信データ全党けた時
に該通信データが緊急通信データか普通通信データかを
判定し、この判定結果に応じて上記２つのバッフ７回路
の一方全選択して一時記憶させるデータ判定回路全般け
、緊急通信用バッファ回路に記憶された通信データに対
する処理が常に優先されるようにしたものである。
第１図は本発明の一実施例を示すブロック図であシ、通
信インタフェイス回路３にはデータ判定回路６と２系列
の受信バッファ回路２Ａ、２Ｂが新たに設けられ、回線
インタフェイス１で受けた通信データはデータ判定回路
６において緊急通信データか普通通信データかが判定さ
れる。この判定により、通信データが普通通信データで
あれば、受信バッファ回路２人が選択されてこの回路２
ＡＫ一時記憶される。そして、コントロールパスＣＴ
−ＢＵＳ ｋ通じてこのことが端末装置５に伝達され、
回路壱ＡＫ一時記憶された通信データはデータバスＤ−
ＢＵＳ ｅ通じて端末装置５に読込まれる。
信インタフェイス回路３にはデータ判定回路６と２系列
の受信バッファ回路２Ａ、２Ｂが新たに設けられ、回線
インタフェイス１で受けた通信データはデータ判定回路
６において緊急通信データか普通通信データかが判定さ
れる。この判定により、通信データが普通通信データで
あれば、受信バッファ回路２人が選択されてこの回路２
ＡＫ一時記憶される。そして、コントロールパスＣＴ
−ＢＵＳ ｋ通じてこのことが端末装置５に伝達され、
回路壱ＡＫ一時記憶された通信データはデータバスＤ−
ＢＵＳ ｅ通じて端末装置５に読込まれる。
しかし、回線インタフェイス１で受けた通信データが緊
急通信データであれば、受信バッファ回路２Ｂが選択さ
れてこの回路２Ｂに一時記憶される。
急通信データであれば、受信バッファ回路２Ｂが選択さ
れてこの回路２Ｂに一時記憶される。
そして、このことが割込み要求Ｍ ＩＮＴ−Ｌ ｔ−通
じて端末装置５に伝達される。すると、端末装置５は現
在実行中の処理全一時中断し、割込み処理によりりて回
路２Ｂに一時記憶された緊急通信データを読込み、この
緊急通信データに対する処理全実行する。
じて端末装置５に伝達される。すると、端末装置５は現
在実行中の処理全一時中断し、割込み処理によりりて回
路２Ｂに一時記憶された緊急通信データを読込み、この
緊急通信データに対する処理全実行する。
これによシ、先発データの取消しや無効化の処理要求、
あるいは時刻データの更新処理要求などの実時間で処理
すべき要求は先発の普通通信データに対する処理に優先
して処理され、普通通信データに対する非緊急処理は緊
急処理が完了した後、通常の処理手順に従って順次実行
されるものとなる。
あるいは時刻データの更新処理要求などの実時間で処理
すべき要求は先発の普通通信データに対する処理に優先
して処理され、普通通信データに対する非緊急処理は緊
急処理が完了した後、通常の処理手順に従って順次実行
されるものとなる。
この結果、システム全体の動作の変調を防止でき、信頼
性を向上させることができる。
性を向上させることができる。
第２図は本発明の他の実施例を示すブロック図であシ、
送受信二重回線の場合の構成である。
送受信二重回線の場合の構成である。
送受信二重回線の場合には、２系列の送信バッファ回路
７Ａ、７Ｂが新た九設けられ、さらにこの回路７Ａ、７
Ｂの一方の出力を選択して回線インタフェイスＩＦｃ送
る送信コントロール回路８が設けられる。この構成にお
いては、端末装置５からコンビーータ４に緊急に伝送す
べき通信データは回路７ＢＫ記憶され、ｉた非緊急の通
信データは回路７Ａに記憶される。そして、回路７ＢＫ
緊急の通信データが記憶された場合には、端末装置５か
らのコントロール信号Ｃ０ＮＴによって送信コントロー
ル回路８の入力が回路７Ｂの方に切換えられ、回路７Ｂ
Ｋ記憶された緊急の通信データが回線インク７エイス１
に送られる。緊急の通信データの伝送が終了すると、送
信コントロール回路８は回路７Ａの方に切換えられ、回
路７Ａに記憶された非緊急の通信データが回線インタフ
ェイス回路ｌに送られるように々る。
７Ａ、７Ｂが新た九設けられ、さらにこの回路７Ａ、７
Ｂの一方の出力を選択して回線インタフェイスＩＦｃ送
る送信コントロール回路８が設けられる。この構成にお
いては、端末装置５からコンビーータ４に緊急に伝送す
べき通信データは回路７ＢＫ記憶され、ｉた非緊急の通
信データは回路７Ａに記憶される。そして、回路７ＢＫ
緊急の通信データが記憶された場合には、端末装置５か
らのコントロール信号Ｃ０ＮＴによって送信コントロー
ル回路８の入力が回路７Ｂの方に切換えられ、回路７Ｂ
Ｋ記憶された緊急の通信データが回線インク７エイス１
に送られる。緊急の通信データの伝送が終了すると、送
信コントロール回路８は回路７Ａの方に切換えられ、回
路７Ａに記憶された非緊急の通信データが回線インタフ
ェイス回路ｌに送られるように々る。
なお、送信コントロール回路８の入力の切換えは、回路
７Ｂに緊急の通信データが記憶された時に回路７Ｂに内
蔵させた判定回路等によって行うようにしてもよい。
７Ｂに緊急の通信データが記憶された時に回路７Ｂに内
蔵させた判定回路等によって行うようにしてもよい。
以上の説明から明らかなように本発明によれば、バッフ
ァ回路を緊急用と普通用の２系統とし、緊急用のバッフ
ァ回路に記憶された通信データを優先するよう如したた
め、先発データの取消しなど実時間処理を遅滞なく実行
させることができ、システム全体の動作の変調を防止し
、信頼性全向上させることができるという効果がある。
ァ回路を緊急用と普通用の２系統とし、緊急用のバッフ
ァ回路に記憶された通信データを優先するよう如したた
め、先発データの取消しなど実時間処理を遅滞なく実行
させることができ、システム全体の動作の変調を防止し
、信頼性全向上させることができるという効果がある。
第１図は本発明の一実施ｆｆｒＵＴｈ示すブロック図、
第２図は本発明の他の実施例を示すブロック図、第３図
は従来回路の構成を示すブロック図である。 ２．２Ａ、２Ｂ・・・受信バッファ回路、３・・・通信
インタフェイス回路、４・・・コンピュータ、５・・・
端末装置、６・・・データ判定回路、７Ａ、７Ｂ・・・
送信バッファ回路、８・・・送信コントロール回路。
第２図は本発明の他の実施例を示すブロック図、第３図
は従来回路の構成を示すブロック図である。 ２．２Ａ、２Ｂ・・・受信バッファ回路、３・・・通信
インタフェイス回路、４・・・コンピュータ、５・・・
端末装置、６・・・データ判定回路、７Ａ、７Ｂ・・・
送信バッファ回路、８・・・送信コントロール回路。
Claims (1)
- 第１および第２の処理装置との間に設置され、これら処
理装置間のデータ通信を介在する通信インタフェイス回
路において、通信データを一時記憶するデータバッファ
回路を緊急通信用バッファ回路と普通通信用バッファと
の２系統とすると共に、上記第１および第２の処理装置
のいずれかからの通信データを受けて該通信データが緊
急通信データか普通通信データかを判定して該通信デー
タに対応する緊急通信用バッファ回路および普通通信用
バッファ回路の一方を選択して一時記憶させるデータ判
定回路を設けたことを特徴とする通信インタフェイス回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124957A JPS615361A (ja) | 1984-06-18 | 1984-06-18 | 通信インタフエイス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59124957A JPS615361A (ja) | 1984-06-18 | 1984-06-18 | 通信インタフエイス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS615361A true JPS615361A (ja) | 1986-01-11 |
Family
ID=14898400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59124957A Pending JPS615361A (ja) | 1984-06-18 | 1984-06-18 | 通信インタフエイス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615361A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259448A (ja) * | 1985-09-09 | 1987-03-16 | Nippon Telegr & Teleph Corp <Ntt> | 通信処理装置 |
| JPS63211845A (ja) * | 1987-02-27 | 1988-09-02 | Nippon Telegr & Teleph Corp <Ntt> | ステ−タス報告方式 |
| JPS63211844A (ja) * | 1987-02-27 | 1988-09-02 | Nippon Telegr & Teleph Corp <Ntt> | コマンド通知方式 |
| JPH0468457A (ja) * | 1990-07-09 | 1992-03-04 | Matsushita Electric Ind Co Ltd | ネットワーク管理システムのマネージャ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783843A (en) * | 1980-11-12 | 1982-05-25 | Hitachi Ltd | Data buffer controlling system |
-
1984
- 1984-06-18 JP JP59124957A patent/JPS615361A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5783843A (en) * | 1980-11-12 | 1982-05-25 | Hitachi Ltd | Data buffer controlling system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6259448A (ja) * | 1985-09-09 | 1987-03-16 | Nippon Telegr & Teleph Corp <Ntt> | 通信処理装置 |
| JPS63211845A (ja) * | 1987-02-27 | 1988-09-02 | Nippon Telegr & Teleph Corp <Ntt> | ステ−タス報告方式 |
| JPS63211844A (ja) * | 1987-02-27 | 1988-09-02 | Nippon Telegr & Teleph Corp <Ntt> | コマンド通知方式 |
| JPH0468457A (ja) * | 1990-07-09 | 1992-03-04 | Matsushita Electric Ind Co Ltd | ネットワーク管理システムのマネージャ装置 |
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