JPH03163654A - データ通信方式 - Google Patents
データ通信方式Info
- Publication number
- JPH03163654A JPH03163654A JP30444789A JP30444789A JPH03163654A JP H03163654 A JPH03163654 A JP H03163654A JP 30444789 A JP30444789 A JP 30444789A JP 30444789 A JP30444789 A JP 30444789A JP H03163654 A JPH03163654 A JP H03163654A
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- Japan
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- data
- cpu
- shared memory
- data processing
- processing device
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- Pending
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- 238000004891 communication Methods 0.000 title claims abstract description 17
- 230000005540 biological transmission Effects 0.000 claims abstract description 8
- 230000004044 response Effects 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、CPU等の複数のデータ処理装置が共有メモ
リを介して接続されたデータ処理システムにおけるデー
タ通信方式に関する。
リを介して接続されたデータ処理システムにおけるデー
タ通信方式に関する。
[従来の技術]
従来から、処理能力、効率の向上等を目的として、CP
Uを搭載した複数のボードを組み合せて1個のまとまっ
た処理を行うデータ処理システムが用いられており、こ
のようなシステムにおいては、それぞれのCPUが分散
独立して処理を行うと同時に、必要に応じて他のCPU
とデータのやりとりが行われている。このようなデータ
通信を行う方法として、共有メモリを用いたデータ通信
方式が知られている。
Uを搭載した複数のボードを組み合せて1個のまとまっ
た処理を行うデータ処理システムが用いられており、こ
のようなシステムにおいては、それぞれのCPUが分散
独立して処理を行うと同時に、必要に応じて他のCPU
とデータのやりとりが行われている。このようなデータ
通信を行う方法として、共有メモリを用いたデータ通信
方式が知られている。
第3図には、従来における共有メモリを用いたデータ処
理システムの構成が示されている。
理システムの構成が示されている。
この図においては、複数の(図においては2個の)ボー
ド10−1.10−2が共有バス12を介して接続され
ている。
ド10−1.10−2が共有バス12を介して接続され
ている。
また、ボード10−1及び10−2は、それぞれCPU
14−1及び14−2を搭載しており、ボード10〜2
には共有メモリ18が搭載されている。
14−1及び14−2を搭載しており、ボード10〜2
には共有メモリ18が搭載されている。
前記CPU14−1は、共有バス12を介して共有メモ
リ18に接続されており、共有メモリ18は同じボード
10−2上に搭載されるCPUI4−2に接続されてい
る。
リ18に接続されており、共有メモリ18は同じボード
10−2上に搭載されるCPUI4−2に接続されてい
る。
前記共有メモリ18の記憶空間は、ボード10−1から
のデータ100を格納するデータエリア20と、CPU
14−1から発生されるコマンドの番号、すなわちコマ
ンド番号を格納するコマンドエリア22と、CPU14
−2から発せられるコマンドのコマンド番号を格納する
コマンドエリア24と、に区分されている。
のデータ100を格納するデータエリア20と、CPU
14−1から発生されるコマンドの番号、すなわちコマ
ンド番号を格納するコマンドエリア22と、CPU14
−2から発せられるコマンドのコマンド番号を格納する
コマンドエリア24と、に区分されている。
次に、この従来例の動作について説明する。
ここでは、CPU14−1からCPU14−2にデータ
を送信する場合を考える。
を送信する場合を考える。
まず、CPU14−1は、共有バス12を介して共有メ
モリ18のデータエリア20にデータ100を送信する
と共に、この送信を行ったことを示すフラグをセットし
てデータエリア20に転送する。このときCPU14−
1は、共有メモリ18のコマンドエリア22にコマンド
番号を書き込む。
モリ18のデータエリア20にデータ100を送信する
と共に、この送信を行ったことを示すフラグをセットし
てデータエリア20に転送する。このときCPU14−
1は、共有メモリ18のコマンドエリア22にコマンド
番号を書き込む。
共有メモリ18は、コマンドエリア22へのコマンド番
号の書込みに応じてCPU14−2に割込み信号を発す
る。すると、CPU14−2は、この割込みに応じてデ
ータエリア20からデータを取り込み、データを取り込
んだことを示すフラグをセットしてデータエリア20に
格納する。さらに、CPU14−2は、コマンド番号を
コマンドエリア24に書き込む。
号の書込みに応じてCPU14−2に割込み信号を発す
る。すると、CPU14−2は、この割込みに応じてデ
ータエリア20からデータを取り込み、データを取り込
んだことを示すフラグをセットしてデータエリア20に
格納する。さらに、CPU14−2は、コマンド番号を
コマンドエリア24に書き込む。
共有メモリ18は、CPU14−2によるコマンドエリ
ア24へのコマンド番号の書込みに応じてCPU14−
1に割込みを発し、CPU14−1は、データエリア2
0に格納されたフラグによってCPU14−2がデータ
を受け取ったことを確認する。
ア24へのコマンド番号の書込みに応じてCPU14−
1に割込みを発し、CPU14−1は、データエリア2
0に格納されたフラグによってCPU14−2がデータ
を受け取ったことを確認する。
引続き同様のデータ通信を行おうとする場合には、以上
の動作が所望回数だけ繰り返される。
の動作が所望回数だけ繰り返される。
このように、従来のデータ通信方式を採用したデータ処
理システムにおいては、複数のCPUI4が共有メモリ
18を介して接続され、CPUI4間のデータ通信が行
われる。
理システムにおいては、複数のCPUI4が共有メモリ
18を介して接続され、CPUI4間のデータ通信が行
われる。
[発明が解決しようとする課題〕
しかしながら、従来においては、1回のデータ送信につ
き2回の割込み処理が必要であり、特にリアルタイム処
理等の高速レスポンスを期待される処理においては、こ
の割込みに要する時間がオーバーヘッドとなっていた。
き2回の割込み処理が必要であり、特にリアルタイム処
理等の高速レスポンスを期待される処理においては、こ
の割込みに要する時間がオーバーヘッドとなっていた。
本発明は、このような問題点を解決することを課題とし
てなされたものであり、割込み処理の回数を低減して割
込みにかかるオーバーヘッドを軽減することを目的とす
る。
てなされたものであり、割込み処理の回数を低減して割
込みにかかるオーバーヘッドを軽減することを目的とす
る。
[課題を解決するための手段]
前記目的を達成するために、本発明は、データを受信す
る受信データ処理装置が共有メモリからのデータ読込み
時に共有メモリにアクノリッジ情報を書き込み、データ
を送信した送信データ処理装置が共有メモリからアクノ
リソジ情報を読み込んで受信データ処理装置がデータを
受け取ったことを確認することを特徴とする。
る受信データ処理装置が共有メモリからのデータ読込み
時に共有メモリにアクノリッジ情報を書き込み、データ
を送信した送信データ処理装置が共有メモリからアクノ
リソジ情報を読み込んで受信データ処理装置がデータを
受け取ったことを確認することを特徴とする。
[作用〕
本発明のデータ通信方式においては、送信データ処理装
置がデータを共有メモリに書き込み、さらにこのデータ
を受信データ処理装置が共有メモリから読み込むと、受
信データ処理装置がこの読込みの後に共有メモリにアク
ノリッジ情報を書き込み、さらに送信データ処理装置が
共有メモリからアクノリッジ情報を読み込んで受信デー
タ処理装置がデータを受け取ったことを確認する。従っ
て、送信データ処理装置による受信データ処理装置がデ
ータを受け取ったことの確認のための割込み処理が省略
され、割込み処理にかかるオーバーヘッドが軽減される
こととなる。
置がデータを共有メモリに書き込み、さらにこのデータ
を受信データ処理装置が共有メモリから読み込むと、受
信データ処理装置がこの読込みの後に共有メモリにアク
ノリッジ情報を書き込み、さらに送信データ処理装置が
共有メモリからアクノリッジ情報を読み込んで受信デー
タ処理装置がデータを受け取ったことを確認する。従っ
て、送信データ処理装置による受信データ処理装置がデ
ータを受け取ったことの確認のための割込み処理が省略
され、割込み処理にかかるオーバーヘッドが軽減される
こととなる。
[実施例コ
以下、本発明の好適な実施例について図面に基づいて説
明する。
明する。
なお、第3図に示される従来例と同様の構成には同一の
符号を付し説明を省略する。
符号を付し説明を省略する。
第1図には、本発明の第1実施例に係るデータ通信方式
を採用したデータ処理システムの構成が示されている。
を採用したデータ処理システムの構成が示されている。
この図に示されるデータ処理システムは、共有メモリ1
8上にCPU14−2から出力されるアクノリッジ番号
を格納するアクノリッジエリア26を有している。
8上にCPU14−2から出力されるアクノリッジ番号
を格納するアクノリッジエリア26を有している。
次に、この実施例の動作について説明する。
ここでは、CPU14−1によるデータ送信時の動作に
ついてのみ説明する。
ついてのみ説明する。
まず、CPU14−1が従来例と同様にデータ100及
びコマンド番号を共有メモリ18に転送すると、CPU
14−2は、共有メモリ18から発せられる割込みに応
じてデータ100をデータエリア20から取り込み、さ
らにコマンドエリア22に書き込まれたコマンド番号と
等しい番号であるアクノリッジ番号をアクノリッジエリ
ア26に書き込む。
びコマンド番号を共有メモリ18に転送すると、CPU
14−2は、共有メモリ18から発せられる割込みに応
じてデータ100をデータエリア20から取り込み、さ
らにコマンドエリア22に書き込まれたコマンド番号と
等しい番号であるアクノリッジ番号をアクノリッジエリ
ア26に書き込む。
このアクノリッジ番号は、CPU14−1によって取り
込まれ、CPU14−1はこのアクノリッジ番号によっ
てデータ送信が正常に行われたことを確認する。
込まれ、CPU14−1はこのアクノリッジ番号によっ
てデータ送信が正常に行われたことを確認する。
このように、この実施例においては、CPUI4−1の
送信時にCPU14−2がデータを受け取ったことがア
クノリッジ番号により確認されるため、CPU14−1
への割込み処理が廃止される。従って、割込みにかかる
オーバーヘッドが軽減され、リアルタイム処理等の高速
レスポンス処理がより好適に行われることとなる。
送信時にCPU14−2がデータを受け取ったことがア
クノリッジ番号により確認されるため、CPU14−1
への割込み処理が廃止される。従って、割込みにかかる
オーバーヘッドが軽減され、リアルタイム処理等の高速
レスポンス処理がより好適に行われることとなる。
第2図には、本発明の第2実施例に係るデータ通信方式
を採用したデータ処理システムの構或が示されている。
を採用したデータ処理システムの構或が示されている。
この実施例においては、共有メモリ18が、データエリ
ア20,アクノリッジエリア26、コマンドエリア22
をそれぞれ2個ずつ有しており、一組がCPU14−1
からCPU14−2へのデータ送信に、他方がCPU1
4−2からCPUI4−1へのデータ送信に用いられる
。
ア20,アクノリッジエリア26、コマンドエリア22
をそれぞれ2個ずつ有しており、一組がCPU14−1
からCPU14−2へのデータ送信に、他方がCPU1
4−2からCPUI4−1へのデータ送信に用いられる
。
この実施例においても、第1実施例と同様の効果を得る
ことができる。さらに、この実施例においては、CPU
14間の双方向データ通信が可能となる。
ことができる。さらに、この実施例においては、CPU
14間の双方向データ通信が可能となる。
なお、以上の実施例においては、CPU14が2個の場
合についてのみ説明したが、CPU14の個数は2個を
越えていても構わない。
合についてのみ説明したが、CPU14の個数は2個を
越えていても構わない。
[発明の効果1
以上説明したように、本発明によれば、受信データ処理
装置が共有メモリにアクノリッジ情報を書き込み、この
アクノリッジ情報によって送信データ処理装置がデータ
受信を確認するため、受信データ処理装置への割込み処
理が廃止され、割込みにかかるオーバーヘッドが軽減さ
れることになる。従って、リアルタイム処理等の高速性
を要求されるアプリケーションにおいても共有メモリを
介したデータ処理装置間通信が可能となる。
装置が共有メモリにアクノリッジ情報を書き込み、この
アクノリッジ情報によって送信データ処理装置がデータ
受信を確認するため、受信データ処理装置への割込み処
理が廃止され、割込みにかかるオーバーヘッドが軽減さ
れることになる。従って、リアルタイム処理等の高速性
を要求されるアプリケーションにおいても共有メモリを
介したデータ処理装置間通信が可能となる。
第1図は、本発明の第1実施例に係るデータ通信方式を
採用したデータ処理システムの構成を示す構成図、 第2図は、本発明の第2実施例に係るデータ通信方式を
採用したデータ処理システムの構成を示す構成図、 第3図は、従来における共有メモリを採用したデータ処
理システムの構成を示す構戊図である。 14 ・・・ CPU 18 ・・・ 共有メモリ 20 ・・・ データエリア 26 ・・・ アクノリッジエリア
採用したデータ処理システムの構成を示す構成図、 第2図は、本発明の第2実施例に係るデータ通信方式を
採用したデータ処理システムの構成を示す構成図、 第3図は、従来における共有メモリを採用したデータ処
理システムの構成を示す構戊図である。 14 ・・・ CPU 18 ・・・ 共有メモリ 20 ・・・ データエリア 26 ・・・ アクノリッジエリア
Claims (1)
- 【特許請求の範囲】 複数のデータ処理装置が共有メモリを介して接続され、
この共有メモリを介してデータ通信が行われるデータ処
理システムにおいて、 データを送信するデータ処理装置である送信データ処理
装置が前記共有メモリへデータを書き込み、 データを受信するデータ処理装置である受信データ処理
装置が前記書き込みに応じて前記共有メモリからデータ
を読み込み、 前記受信データ処理装置は共有メモリからのデータ読み
込み後に前記共有メモリにアクノリッジ情報を書き込み
、 前記送信データ処理装置は前記共有メモリから前記アク
ノリッジ情報を読み込んで前記受信データ処理装置がデ
ータを受け取ったことを確認することを特徴とするデー
タ通信方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30444789A JPH03163654A (ja) | 1989-11-21 | 1989-11-21 | データ通信方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30444789A JPH03163654A (ja) | 1989-11-21 | 1989-11-21 | データ通信方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03163654A true JPH03163654A (ja) | 1991-07-15 |
Family
ID=17933122
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30444789A Pending JPH03163654A (ja) | 1989-11-21 | 1989-11-21 | データ通信方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03163654A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05204670A (ja) * | 1992-01-23 | 1993-08-13 | Nec Corp | 複数プロセス間の並列実行用通信制御システム |
-
1989
- 1989-11-21 JP JP30444789A patent/JPH03163654A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05204670A (ja) * | 1992-01-23 | 1993-08-13 | Nec Corp | 複数プロセス間の並列実行用通信制御システム |
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