JPS6191758A - 高速・大容量デ−タ通信装置 - Google Patents
高速・大容量デ−タ通信装置Info
- Publication number
- JPS6191758A JPS6191758A JP59212914A JP21291484A JPS6191758A JP S6191758 A JPS6191758 A JP S6191758A JP 59212914 A JP59212914 A JP 59212914A JP 21291484 A JP21291484 A JP 21291484A JP S6191758 A JPS6191758 A JP S6191758A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- data processing
- switching signal
- ram4
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のデータ処理装置間に多方から読書き作
用いわゆるアクセスできる共用の記憶手段を配置し、該
記憶手段を介してデータを通信する高速ｅ大容量データ
通信装置に関する。
用いわゆるアクセスできる共用の記憶手段を配置し、該
記憶手段を介してデータを通信する高速ｅ大容量データ
通信装置に関する。
従来、一般的な通信装置としてシリアル通信方式やハン
ドシェイクによるパラレル通信等が周知であった。
ドシェイクによるパラレル通信等が周知であった。
かかる従来技術によれば、通信速度が遅く、また、扱え
るデータは特別の場合を除いてシーケンシャルデータ（
直列データ）が主であった。
るデータは特別の場合を除いてシーケンシャルデータ（
直列データ）が主であった。
また随時読み書き、いわゆるランダムアクセスを可能と
した場合にも、それを実現する為に大きなソフトウェア
を必要とし、このため通信速度が犠牲にされていた。
した場合にも、それを実現する為に大きなソフトウェア
を必要とし、このため通信速度が犠牲にされていた。
本発明は上記問題に鑑みたもので、複数のデータ処理装
置間でデータを送受信するデータ通信装置に於いて、デ
ータの処理等を実行する複数のデータ処理手段と、該複
数のデータ処理手段の内いづれか１つのデータ処理手段
の読み書き作用実行状態時切換え信号を発生する切換え
信号発生手段と、該切換信号発生手段の出力する切換え
信号に応動し記憶手段の信号経路を前記読み書き作用実
行状態のデータ処理手段に接続するデータ分配手段と、
該データ分配手段を介して前記複数のデータ処理手段に
接続された記憶手段と、該記憶手段に番地信号を送信す
べく記憶手段及び前記複数のデータ処理手段間に介設さ
れたアドレス指示手段とを備えてなる高速・大容量デー
タ通信装置を提供することにある。
置間でデータを送受信するデータ通信装置に於いて、デ
ータの処理等を実行する複数のデータ処理手段と、該複
数のデータ処理手段の内いづれか１つのデータ処理手段
の読み書き作用実行状態時切換え信号を発生する切換え
信号発生手段と、該切換信号発生手段の出力する切換え
信号に応動し記憶手段の信号経路を前記読み書き作用実
行状態のデータ処理手段に接続するデータ分配手段と、
該データ分配手段を介して前記複数のデータ処理手段に
接続された記憶手段と、該記憶手段に番地信号を送信す
べく記憶手段及び前記複数のデータ処理手段間に介設さ
れたアドレス指示手段とを備えてなる高速・大容量デー
タ通信装置を提供することにある。
本発明は叙上の手段により、複数のデータ処理手段間の
データの交換は記憶手段を介して行なわれる。
データの交換は記憶手段を介して行なわれる。
詳述すれば、前記データ処理手段の内いづれか１つが読
み書き作用実行状態に成ると、切換え信号発生手段から
切換え信号が出力され、該切換え信号に応動してデータ
分配手段は記憶手段の信号経路を前記読み書き作用実行
状態のデータ処理手段に接続し、同時にアドレス指示手
段は前記データ処理手段の出力する番地信号を記憶手段
に入力し、よって記憶手段と前記データ処理手段との間
でデータの読み書き作用が実行される。
み書き作用実行状態に成ると、切換え信号発生手段から
切換え信号が出力され、該切換え信号に応動してデータ
分配手段は記憶手段の信号経路を前記読み書き作用実行
状態のデータ処理手段に接続し、同時にアドレス指示手
段は前記データ処理手段の出力する番地信号を記憶手段
に入力し、よって記憶手段と前記データ処理手段との間
でデータの読み書き作用が実行される。
以下本発明を図に示す実権例について説明する。
第１図は、本発明の好適な実施例を示す電気回路図であ
シ、１及び２は、複数のデータ処理手段としての第１処
理装置（以下単に「第１ Ｃ！ＰＵＪと言う）及び第２
処理装Ｒ（以下単に「第２ＣＰＵＪ と言う）である。
シ、１及び２は、複数のデータ処理手段としての第１処
理装置（以下単に「第１ Ｃ！ＰＵＪと言う）及び第２
処理装Ｒ（以下単に「第２ＣＰＵＪ と言う）である。
６は、アドレス指示手段としてのマルチプレクサであり
、該マルチプレクサ６の第１人力部３ａ及び第２人力部
３ｂはそれぞれ前記第１ Ｃ！ＰＵの第１アドレス出力
部１ａ及びＦ２ｃｐｔｒ２の第２アドレス出力部２ａに
接続されている。
、該マルチプレクサ６の第１人力部３ａ及び第２人力部
３ｂはそれぞれ前記第１ Ｃ！ＰＵの第１アドレス出力
部１ａ及びＦ２ｃｐｔｒ２の第２アドレス出力部２ａに
接続されている。
４は、記憶手段としての読み書き可能メモリ・（以下単
に「ＲＡＭ」と言う）であり、該ＲＡＭ４のアドレス入
力部４ａは前記マルチプレクサ３の出力部３ｃに接続さ
れている。
に「ＲＡＭ」と言う）であり、該ＲＡＭ４のアドレス入
力部４ａは前記マルチプレクサ３の出力部３ｃに接続さ
れている。
５及び６は、データ分配手段としての第１データセハレ
ータ及び第２データセパレータでアリ、第１データセパ
レータ５の第１人出力部５ａ及び第２データセパレータ
乙の第２人出力部６ａは前記ＲＡＭ４のデータ入出力部
４ｂに接続され第１データセパレータ５の第３人出力部
５ｂは前記第１ ＣＰＨの第１データ入出力部１ｂに接
続され、第２データセパレータ６の第４人出力部６ｂは
前記第２ｃｐｕ２の第２データ入出力部２１）Ｋ接続さ
れている。
ータ及び第２データセパレータでアリ、第１データセパ
レータ５の第１人出力部５ａ及び第２データセパレータ
乙の第２人出力部６ａは前記ＲＡＭ４のデータ入出力部
４ｂに接続され第１データセパレータ５の第３人出力部
５ｂは前記第１ ＣＰＨの第１データ入出力部１ｂに接
続され、第２データセパレータ６の第４人出力部６ｂは
前記第２ｃｐｕ２の第２データ入出力部２１）Ｋ接続さ
れている。
７及び８は、切換え信号発生手段としてのディレー回路
及びインバータであり、該ディレー回路７の出力部７ａ
は第１データセパレータ５の第１切換え入力部５Ｃ及び
第２ｃｐＵ２のモニタ入力部２Ｃに接続され、インバー
タ８を介して第２データセパレータ６の第２切換え入力
部６Ｃ及びマルチプレクサ３の第３切換え入力部３ｄに
それぞれ接続されている。又、ディレー回路７の入力部
７ｂは第１Ｃ！ＰＵ１のアクセス出力部１Ｃ及び第２
ＣＰＵ ２の割込み入力部２ｄに接続されている。
及びインバータであり、該ディレー回路７の出力部７ａ
は第１データセパレータ５の第１切換え入力部５Ｃ及び
第２ｃｐＵ２のモニタ入力部２Ｃに接続され、インバー
タ８を介して第２データセパレータ６の第２切換え入力
部６Ｃ及びマルチプレクサ３の第３切換え入力部３ｄに
それぞれ接続されている。又、ディレー回路７の入力部
７ｂは第１Ｃ！ＰＵ１のアクセス出力部１Ｃ及び第２
ＣＰＵ ２の割込み入力部２ｄに接続されている。
本発明の第１実−例は上記構成により次の如く作用する
。− すなわち、その作用を第３図（ａ）及び第６図（ｂ）に
示すフローチャートを用いて詳述する。これは第１ Ｃ
ＰＵ １のデータを第２０ＰＵ ２の送信する場合の例
示である。
。− すなわち、その作用を第３図（ａ）及び第６図（ｂ）に
示すフローチャートを用いて詳述する。これは第１ Ｃ
ＰＵ １のデータを第２０ＰＵ ２の送信する場合の例
示である。
先ず、第６図（ａｌを用いて第１ ＣＰＵ ｉのデータ
乞ＲＡＭ４に記憶する作用を説明する。
乞ＲＡＭ４に記憶する作用を説明する。
ステップ１０１及びステップ１０２では第１ ＣＰＵ１
のアクセス出力部１Ｃから切換信号を出力し、ディレー
回路７を介して第１データセパレータ５を作用ＬＲＡＭ
４のデータ入出力部４ｂを第１ｃｐｔｙの第１データ入
出力部１ｂに接続する。その後ステップ１０３ないしス
テップ１０５により第１ ＣＰＵ １のデータがＲＡＭ
４に記憶され、ステップ１０６において再び第２データ
セハレータ６を作用し、ＲＡＭ ４が第２ ｃｐＵ ２
に接続される。
のアクセス出力部１Ｃから切換信号を出力し、ディレー
回路７を介して第１データセパレータ５を作用ＬＲＡＭ
４のデータ入出力部４ｂを第１ｃｐｔｙの第１データ入
出力部１ｂに接続する。その後ステップ１０３ないしス
テップ１０５により第１ ＣＰＵ １のデータがＲＡＭ
４に記憶され、ステップ１０６において再び第２データ
セハレータ６を作用し、ＲＡＭ ４が第２ ｃｐＵ ２
に接続される。
次に、第３図（ｂ）及び第３図（ｃ）を用いて前記ＲＡ
Ｍ４に記憶された第１ＣＰＵ１のデータを第２ ＣＰＵ
２に読み込む作用を説明する。。
Ｍ４に記憶された第１ＣＰＵ１のデータを第２ ＣＰＵ
２に読み込む作用を説明する。。
ステップ２０１では、ｇ２ｃｐσ２の演算処理を終わり
割り込み許可状態と成る。
割り込み許可状態と成る。
そして、ステップ２０２ないしステップ２０４によりＲ
ＡＭ４に記憶されたデータが第２０ＰＵ２に読み込まれ
る。
ＡＭ４に記憶されたデータが第２０ＰＵ２に読み込まれ
る。
ステップ２０５では、第２０ＰＵ２の割り込み禁止状態
と成り演算状態に復帰する。又、第２ ＣＰＵ２の割り
込み処理は第６図（ｃｌに示すサブルーチンにより処理
される、すなわちステップ３０１で割シ込み処理を開始
し、ステップ３０２ないしステップ６０６で切換信号が
第２ＣＰＵＺ側に切換えるまで待機状態となり、切換信
号のモニタ入力部２ｃへの入力により割り込み処理を実
行する。
と成り演算状態に復帰する。又、第２ ＣＰＵ２の割り
込み処理は第６図（ｃｌに示すサブルーチンにより処理
される、すなわちステップ３０１で割シ込み処理を開始
し、ステップ３０２ないしステップ６０６で切換信号が
第２ＣＰＵＺ側に切換えるまで待機状態となり、切換信
号のモニタ入力部２ｃへの入力により割り込み処理を実
行する。
以上を換言すると、先ず第１ＣＰＵ１が送受信作用する
場合、１Ｘ１ｃＰＵ１ばＲＡＭ ４をアクセス出来る様
に切換信号を発生する。
場合、１Ｘ１ｃＰＵ１ばＲＡＭ ４をアクセス出来る様
に切換信号を発生する。
この時第２ ＣＰＵ ２がＲＡＭ ４をアクセス中であ
っても割り込み入力部２ｄに切換信号が入力されるため
第３図（ｃｌで示す割り込みルーチンに入りアクセスエ
ラーは起こらない。尚、モニタ入力部２Ｃへ入力される
切換え信号がディレー回路によって遅れをもたせである
のは、割り込み信号が実際に切換わる以的に第２ ｃｐ
ａ ２に入力されなけｊばならないだめである。従って
第１ ＣＰＵ１では切換信号を出力してからディレ一時
間終了までの間アクセスは不可となる。
っても割り込み入力部２ｄに切換信号が入力されるため
第３図（ｃｌで示す割り込みルーチンに入りアクセスエ
ラーは起こらない。尚、モニタ入力部２Ｃへ入力される
切換え信号がディレー回路によって遅れをもたせである
のは、割り込み信号が実際に切換わる以的に第２ ｃｐ
ａ ２に入力されなけｊばならないだめである。従って
第１ ＣＰＵ１では切換信号を出力してからディレ一時
間終了までの間アクセスは不可となる。
第１ＣＰＵ１は送信時に第２ＣＰＵ２が受信し終ったか
チェックし、受信時には送信が終わったか否かをチェッ
クする。終了していればＲＡＭ ４に新データを送る。
チェックし、受信時には送信が終わったか否かをチェッ
クする。終了していればＲＡＭ ４に新データを送る。
次ＫａＥ ２ ＣＰＵ ２ カ送受信作用す６場合、第
２ ＣＰＵ２ ＨＲＡＭ ４をアクセル中であっても強
制的区割り込み人力によってその操作を中断させられる
。
２ ＣＰＵ２ ＨＲＡＭ ４をアクセル中であっても強
制的区割り込み人力によってその操作を中断させられる
。
また、第１ＣＰＵ１が読み出し書き込み中は割シ込みル
ーチンにとどまるのでフラグをチェックする必要がない
。
ーチンにとどまるのでフラグをチェックする必要がない
。
以上要するに、第１ＣＰＵ１及び第２ＣＰＵ、２間のデ
ータ送受信はＲＡＭ ４を介して行なわれる。
ータ送受信はＲＡＭ ４を介して行なわれる。
１ｉ、ＣＰＵがクロック周期の半分の期間のみ動作して
ｂる例えばモトローラ社製のＭｃ６８００形式等を用い
る場合、第２図に示すごとく第１０ＰＵ １１の第１ク
ロック部１１ａと第２ ＣＰＵ １２の第２クロック部
１２ａをインバータ１８を介して接続することにより交
互に処理動作するためＲＡＭ １４を同時にアクセスす
ることがない、したがって１２ｃＰＵ１２の割り込み処
理は必要なくいつでもどちらからでもＲＡＭ １４をア
クセスすることができ、より高速処理が可能である。
ｂる例えばモトローラ社製のＭｃ６８００形式等を用い
る場合、第２図に示すごとく第１０ＰＵ １１の第１ク
ロック部１１ａと第２ ＣＰＵ １２の第２クロック部
１２ａをインバータ１８を介して接続することにより交
互に処理動作するためＲＡＭ １４を同時にアクセスす
ることがない、したがって１２ｃＰＵ１２の割り込み処
理は必要なくいつでもどちらからでもＲＡＭ １４をア
クセスすることができ、より高速処理が可能である。
又、この時各クロック部の接続関係以外は第１実施例と
同様である。
同様である。
又、本発明を用いまた装置の例としてはＣＲＴ表示等に
よるナビゲータ装置の例えば地図演算ＣＰＵと表示ＣＰ
Ｕとの間で地図データの送受信を行なう例があげられる
。
よるナビゲータ装置の例えば地図演算ＣＰＵと表示ＣＰ
Ｕとの間で地図データの送受信を行なう例があげられる
。
この場合、地図演算ＣＰＵは例えば第１実施例の第１
Ｃ！ＰＵに相当し、表示ＣＰＵは例えば第２０ＰＵ Ｉ
Ｃ相当する。
Ｃ！ＰＵに相当し、表示ＣＰＵは例えば第２０ＰＵ Ｉ
Ｃ相当する。
以上述べたように本発明では、複数のデータ処理手段間
でのデータ通信を、′介設された記憶手段を介して行な
う構成としたことにその特徴がある、その為高速且つ大
容量のデータを通信することができ、又簡易なソフトウ
ェアで処理することができるという優れた効果がある。
でのデータ通信を、′介設された記憶手段を介して行な
う構成としたことにその特徴がある、その為高速且つ大
容量のデータを通信することができ、又簡易なソフトウ
ェアで処理することができるという優れた効果がある。
第１図は、本発明の好適な第１実施例を示す電気回路図
である。 第２図は、本発明の第２実相例を示す電気回路図である
。 第３図（ａ）は、第１ ＣＰＵのデータをＲＡＭに記憶
する為のフローチャートである。 第３図（ｂ）は、ＲＡＭに記憶されたデータを第２ＣＰ
Ｕに読み込む為のフローチャートである。 第３図（ｃｌは、第３図（ｂｌのサブルーチンであシ割
り込みのタイミングを図る為のフローチャートである。 １．１１・・・・・第１処理装置、２．１２・・・・・
第２処理装置、 ３．１３・・・・・マルチプレクサ
、４．１・・・・・読み書き可能メモＩＪ、５．１５・
・・・・・第１データセパレータ、６．１６・・・・・
・第２データセパレータ、７・・・・・・ディレー回路
、８．１８・・・・・・インバータ。 第２図 第３図（ａ） 第３図（Ｃ）
である。 第２図は、本発明の第２実相例を示す電気回路図である
。 第３図（ａ）は、第１ ＣＰＵのデータをＲＡＭに記憶
する為のフローチャートである。 第３図（ｂ）は、ＲＡＭに記憶されたデータを第２ＣＰ
Ｕに読み込む為のフローチャートである。 第３図（ｃｌは、第３図（ｂｌのサブルーチンであシ割
り込みのタイミングを図る為のフローチャートである。 １．１１・・・・・第１処理装置、２．１２・・・・・
第２処理装置、 ３．１３・・・・・マルチプレクサ
、４．１・・・・・読み書き可能メモＩＪ、５．１５・
・・・・・第１データセパレータ、６．１６・・・・・
・第２データセパレータ、７・・・・・・ディレー回路
、８．１８・・・・・・インバータ。 第２図 第３図（ａ） 第３図（Ｃ）
Claims (1)
- 複数のデータ処理装置間でデータを送受信するデータ通
信装置に於いて、データの処理等を実行する複数のデー
タ処理手段と、該複数のデータ処理手段の内いづれか１
つのデータ処理手段の読書き作用実行状態時切換え信号
を発生する切換え信号発生手段と、該切換信号発生手段
の出力する切換え信号に応動し記憶手段の信号経路を前
記読書き作用実行状態のデータ処理手段に接続するデー
タ分配手段と、該データ分配手段を介して前記複数のデ
ータ処理手段に接続された記憶手段と、該記憶手段に番
地信号を送信すべく記憶手段及び前記複数のデータ処理
手段間に介設されたアドレス指示手段とを備えてなる高
速・大容量データ通信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212914A JPS6191758A (ja) | 1984-10-11 | 1984-10-11 | 高速・大容量デ−タ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59212914A JPS6191758A (ja) | 1984-10-11 | 1984-10-11 | 高速・大容量デ−タ通信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6191758A true JPS6191758A (ja) | 1986-05-09 |
Family
ID=16630366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59212914A Pending JPS6191758A (ja) | 1984-10-11 | 1984-10-11 | 高速・大容量デ−タ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6191758A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7930523B2 (en) | 2005-11-11 | 2011-04-19 | Denso Corporation | Inter-CPU data transfer device |
-
1984
- 1984-10-11 JP JP59212914A patent/JPS6191758A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7930523B2 (en) | 2005-11-11 | 2011-04-19 | Denso Corporation | Inter-CPU data transfer device |
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