JP2002189704A - ブロック転送機能を持つ共有メモリ - Google Patents
ブロック転送機能を持つ共有メモリInfo
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- JP2002189704A JP2002189704A JP2000391098A JP2000391098A JP2002189704A JP 2002189704 A JP2002189704 A JP 2002189704A JP 2000391098 A JP2000391098 A JP 2000391098A JP 2000391098 A JP2000391098 A JP 2000391098A JP 2002189704 A JP2002189704 A JP 2002189704A
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Abstract
(57)【要約】
【課題】 共有メモリからローカルメモリへのデータの
転送の必要がなく、処理速度の向上を図ることのできる
構成の共有メモリを提供する。 【解決手段】 共有メモリを利用しながら複数のＣＰＵ
間で通信を行うＣＰＵ間通信方式に使用される共有メモ
リにおいて、この共有メモリ３内に、複数のメモリブロ
ック４−１〜４−ｎを設け、各メモリブロック４−１〜
４−ｎに、各ＣＰＵ１，２が個別にランダムアクセス可
能な複数のメモリセル５，６を設け、各ＣＰＵからの転
送指令により、複数のメモリセル５，６間のデータ転送
を可能とする転送制御回路７を設けた共有メモリ。
転送の必要がなく、処理速度の向上を図ることのできる
構成の共有メモリを提供する。 【解決手段】 共有メモリを利用しながら複数のＣＰＵ
間で通信を行うＣＰＵ間通信方式に使用される共有メモ
リにおいて、この共有メモリ３内に、複数のメモリブロ
ック４−１〜４−ｎを設け、各メモリブロック４−１〜
４−ｎに、各ＣＰＵ１，２が個別にランダムアクセス可
能な複数のメモリセル５，６を設け、各ＣＰＵからの転
送指令により、複数のメモリセル５，６間のデータ転送
を可能とする転送制御回路７を設けた共有メモリ。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵ間を共有メ
モリにて接続し、データを授受するシステムにおいて、
処理速度の向上を図ることのできる構成を有する共有メ
モリに関する。
モリにて接続し、データを授受するシステムにおいて、
処理速度の向上を図ることのできる構成を有する共有メ
モリに関する。
【０００２】
【従来の技術】図３に従来技術のブロック図を示す。図
中１０は共有メモリ、１１は共有メモリ１０内に設けら
れたメモリセルＬ１１、１２及び１３はＣＰＵ１及び２
とのデータの授受を行うときにデータの一時格納を行う
バッファ、１４，１５はＣＰＵ１，２内部のローカルメ
モリである。図４に、従来技術において、同時性が必要
なデータＡ，ＢをＣＰＵ１で生成し、ＣＰＵ２へ転送
し、ＣＰＵ２で処理する場合の処理概要を示す。ＣＰＵ
１，２間は共有メモリ（デュアルポートメモリ）１０に
より接続される。データの同時性を確保するために、Ｃ
ＰＵ１が共有メモリ１０をアクセスしている間は、ＣＰ
Ｕ２の共有メモリ１０へのアクセスを停止する。また逆
に、ＣＰＵ２が共有メモリ１０にアクセス中はＣＰＵ１
の共有メモリ１０へのアクセスを停止する必要がある。
中１０は共有メモリ、１１は共有メモリ１０内に設けら
れたメモリセルＬ１１、１２及び１３はＣＰＵ１及び２
とのデータの授受を行うときにデータの一時格納を行う
バッファ、１４，１５はＣＰＵ１，２内部のローカルメ
モリである。図４に、従来技術において、同時性が必要
なデータＡ，ＢをＣＰＵ１で生成し、ＣＰＵ２へ転送
し、ＣＰＵ２で処理する場合の処理概要を示す。ＣＰＵ
１，２間は共有メモリ（デュアルポートメモリ）１０に
より接続される。データの同時性を確保するために、Ｃ
ＰＵ１が共有メモリ１０をアクセスしている間は、ＣＰ
Ｕ２の共有メモリ１０へのアクセスを停止する。また逆
に、ＣＰＵ２が共有メモリ１０にアクセス中はＣＰＵ１
の共有メモリ１０へのアクセスを停止する必要がある。
【０００３】そのため、ＣＰＵ１の共有メモリ書き込み
（Ｓ２２，Ｓ２４）とＣＰＵ２の共有メモリからローカ
ルメモリのデータ転送（Ｓ３１）は同時には行えず逐次
処理となり、処理は以下のようになる。ＣＰＵ１はデー
タＡの生成を行った後（Ｓ２１）、その生成したデータ
Ａを共有メモリ１０へ書き込み（Ｓ２２）、書き込みが
完了したことをＣＰＵ２に通知する。ＣＰＵ２はＣＰＵ
１の書き込みが完了したことを確認後、共有メモリ１０
のデータＡをローカルメモリ１５に転送し（Ｓ３１）、
ローカルメモリ１５のデータを使用し、データＡの処理
を行う（Ｓ３２）。またＣＰＵ１は、ＣＰＵ２からのデ
ータを転送（共有メモリ１０からローカルメモリ１４へ
のデータ転送）完了通知を確認後、次のデータＢの共有
メモリ１０への書き込み（Ｓ２４）を開始する。
（Ｓ２２，Ｓ２４）とＣＰＵ２の共有メモリからローカ
ルメモリのデータ転送（Ｓ３１）は同時には行えず逐次
処理となり、処理は以下のようになる。ＣＰＵ１はデー
タＡの生成を行った後（Ｓ２１）、その生成したデータ
Ａを共有メモリ１０へ書き込み（Ｓ２２）、書き込みが
完了したことをＣＰＵ２に通知する。ＣＰＵ２はＣＰＵ
１の書き込みが完了したことを確認後、共有メモリ１０
のデータＡをローカルメモリ１５に転送し（Ｓ３１）、
ローカルメモリ１５のデータを使用し、データＡの処理
を行う（Ｓ３２）。またＣＰＵ１は、ＣＰＵ２からのデ
ータを転送（共有メモリ１０からローカルメモリ１４へ
のデータ転送）完了通知を確認後、次のデータＢの共有
メモリ１０への書き込み（Ｓ２４）を開始する。
【０００４】このように、従来技術では、データの同時
性を保証するために、共有メモリ１０のデータをローカ
ルメモリ１４，１５に伝送する必要がある。そのためデ
ータ量が大きくなると転送に時間がかかり処理速度が上
がらないという問題があった。たとえば、ＣＰＵ１の共
有メモリアクセスを１００ｎｓ／１ワード、ＣＰＵ２の
共有メモリ及びローカルメモリのアクセス速度を１００
ｎｓ／１ワードとしたとき、１ｋワードのデータを処理
する場合、ＣＰＵ１の共有メモリ書き込みに１００μ
ｓ、ＣＰＵ２の共有メモリのデータ書き込みに１００μ
ｓ、ローカルメモリへデータを書き込むのに１００μｓ
の時間がかかる。これらの処理は同時には実行できない
ため、ＣＰＵ１のデータ生成やＣＰＵ２のデータ処理を
高速化しても、前記のデータ転送で合計３００μｓの時
間がかかることになる。
性を保証するために、共有メモリ１０のデータをローカ
ルメモリ１４，１５に伝送する必要がある。そのためデ
ータ量が大きくなると転送に時間がかかり処理速度が上
がらないという問題があった。たとえば、ＣＰＵ１の共
有メモリアクセスを１００ｎｓ／１ワード、ＣＰＵ２の
共有メモリ及びローカルメモリのアクセス速度を１００
ｎｓ／１ワードとしたとき、１ｋワードのデータを処理
する場合、ＣＰＵ１の共有メモリ書き込みに１００μ
ｓ、ＣＰＵ２の共有メモリのデータ書き込みに１００μ
ｓ、ローカルメモリへデータを書き込むのに１００μｓ
の時間がかかる。これらの処理は同時には実行できない
ため、ＣＰＵ１のデータ生成やＣＰＵ２のデータ処理を
高速化しても、前記のデータ転送で合計３００μｓの時
間がかかることになる。
【０００５】一方、特開平５−８１１８５号公報には、
ブロック転送型共有データバスを介して共有メモリを利
用しながらＣＰＵ間で通信を行うＣＰＵ間通信方式にお
いて、送信側ＣＰＵがデータバッファにデータを送信
し、フラグを立て、受信側ＣＰＵにデータが使用可能で
あることを通知した後、受信側ＣＰＵがデータバッファ
内のデータを使用し、処理を開始する方式が開示されて
いる。この方式では、データバッファ内のデータの同時
性が必要な場合、受信側ＣＰＵがデータ処理を行ってい
るときには、受信側はデータバッファにデータを送信で
きない。そのため、送信側の処理と受信側の処理が並行
処理ではなく逐次処理となって、処理時間が長くなると
いう問題がある。
ブロック転送型共有データバスを介して共有メモリを利
用しながらＣＰＵ間で通信を行うＣＰＵ間通信方式にお
いて、送信側ＣＰＵがデータバッファにデータを送信
し、フラグを立て、受信側ＣＰＵにデータが使用可能で
あることを通知した後、受信側ＣＰＵがデータバッファ
内のデータを使用し、処理を開始する方式が開示されて
いる。この方式では、データバッファ内のデータの同時
性が必要な場合、受信側ＣＰＵがデータ処理を行ってい
るときには、受信側はデータバッファにデータを送信で
きない。そのため、送信側の処理と受信側の処理が並行
処理ではなく逐次処理となって、処理時間が長くなると
いう問題がある。
【０００６】
【発明が解決しようとする課題】そこで本発明は、共有
メモリからローカルメモリへのデータの転送の必要がな
く、処理速度の向上を図ることのできる構成の共有メモ
リを提供することを目的とする。
メモリからローカルメモリへのデータの転送の必要がな
く、処理速度の向上を図ることのできる構成の共有メモ
リを提供することを目的とする。
【０００７】
【課題を解決するための手段】上記問題を解決するため
に、本発明は、共有メモリを利用しながら複数のＣＰＵ
間で通信を行うＣＰＵ間通信方式に使用される共有メモ
リにおいて、この共有メモリ内に、複数のメモリブロッ
クを設け、各メモリブロックに、各ＣＰＵが個別にラン
ダムアクセス可能な複数のメモリセルを設け、各ＣＰＵ
からの転送指令により、前記複数のメモリセル間のデー
タ転送を可能とする転送制御回路を設けたことを特徴と
する。
に、本発明は、共有メモリを利用しながら複数のＣＰＵ
間で通信を行うＣＰＵ間通信方式に使用される共有メモ
リにおいて、この共有メモリ内に、複数のメモリブロッ
クを設け、各メモリブロックに、各ＣＰＵが個別にラン
ダムアクセス可能な複数のメモリセルを設け、各ＣＰＵ
からの転送指令により、前記複数のメモリセル間のデー
タ転送を可能とする転送制御回路を設けたことを特徴と
する。
【０００８】
【発明の実施の形態】以下、本発明の実施例を図に基づ
いて説明する。図１は本発明のブロック図である。同図
において、３はＣＰＵ１，２間に接続される共有メモリ
である。共有メモリ３は４−１〜４−ｎのブロックに分
割されており、各部ブロックはｍバイトの容量を持つメ
モリセルＬ５とメモリセルＲ６により構成される。メモ
リセルＬ５はＣＰＵ２より、ランダムにアクセスが可能
であり、ＣＰＵ１もしくはＣＰＵ２からの転送指令によ
りメモリセルＬ５からメモリセルＲ６へ、もしくはメモ
リセルＲ６からメモリセルＬ５へデータが転送される。
転送制御回路７はＣＰＵ１もしくは２からの転送指令を
解読し、メモリセル間のデータ伝送に必要な制御信号を
発生させる。図１において、８，９は共有メモリ３とＣ
ＰＵ１，２間のデータの処理速度の相違を緩衝するため
のバッファである。
いて説明する。図１は本発明のブロック図である。同図
において、３はＣＰＵ１，２間に接続される共有メモリ
である。共有メモリ３は４−１〜４−ｎのブロックに分
割されており、各部ブロックはｍバイトの容量を持つメ
モリセルＬ５とメモリセルＲ６により構成される。メモ
リセルＬ５はＣＰＵ２より、ランダムにアクセスが可能
であり、ＣＰＵ１もしくはＣＰＵ２からの転送指令によ
りメモリセルＬ５からメモリセルＲ６へ、もしくはメモ
リセルＲ６からメモリセルＬ５へデータが転送される。
転送制御回路７はＣＰＵ１もしくは２からの転送指令を
解読し、メモリセル間のデータ伝送に必要な制御信号を
発生させる。図１において、８，９は共有メモリ３とＣ
ＰＵ１，２間のデータの処理速度の相違を緩衝するため
のバッファである。
【０００９】図２に本発明のＣＰＵ１とＣＰＵ２処理の
概要を示す。図２において、ＣＰＵ１はデータＡの生成
と共有メモリ３のメモリセルＬ５への書き込みを行い
（Ｓ１）、その書き込み完了後、転送指令を発行し（Ｓ
２）、メモリセルＬ５からメモリセルＲ６にデータを転
送する。ＣＰＵ２は転送完了を確認後、共有メモリ３の
メモリセルＲ６のデータを使用し、データＡの処理（Ｓ
１１）を行う。その間、ＣＰＵ１は次の、データＢの生
成と共有メモリ３への書き込みを行い（Ｓ３）、その書
き込み完了後、転送指令を発行し（Ｓ４）、メモリセル
Ｌ５からメモリセルＲ６にデータを転送する。ＣＰＵ２
は転送完了を確認後、共有メモリ３のメモリセルＲ６の
データを使用し、データＢの処理（Ｓ１２）を行う。Ｃ
ＰＵ２がデータの処理を行っている間、ＣＰＵ１はさら
に、データＣの生成と共有メモリ３への書き込みを行
う。
概要を示す。図２において、ＣＰＵ１はデータＡの生成
と共有メモリ３のメモリセルＬ５への書き込みを行い
（Ｓ１）、その書き込み完了後、転送指令を発行し（Ｓ
２）、メモリセルＬ５からメモリセルＲ６にデータを転
送する。ＣＰＵ２は転送完了を確認後、共有メモリ３の
メモリセルＲ６のデータを使用し、データＡの処理（Ｓ
１１）を行う。その間、ＣＰＵ１は次の、データＢの生
成と共有メモリ３への書き込みを行い（Ｓ３）、その書
き込み完了後、転送指令を発行し（Ｓ４）、メモリセル
Ｌ５からメモリセルＲ６にデータを転送する。ＣＰＵ２
は転送完了を確認後、共有メモリ３のメモリセルＲ６の
データを使用し、データＢの処理（Ｓ１２）を行う。Ｃ
ＰＵ２がデータの処理を行っている間、ＣＰＵ１はさら
に、データＣの生成と共有メモリ３への書き込みを行
う。
【００１０】このように、本発明では、ＣＰＵ１が共有
メモリ（メモリセルＬ）５にデータを書き込んだ後（Ｓ
１）、共有メモリに転送指令（Ｓ２）を発行することに
より、共有メモリ内のメモリセルＬからメモリセルＲに
データが転送される。転送指令の完了後、ＣＰＵ２は共
有メモリのメモリセルＲのデータを使用し、データ処理
（Ｓ１１）を行うため、ＣＰＵ１が共有メモリ（メモリ
セルＬ）への書き込みを行っても、データの同時性は確
保される。そのため、ＣＰＵ２は共有メモリからローカ
ルメモリへのデータを転送する必要がなく、またＣＰＵ
１とＣＰＵ２が同時に共有メモリへアクセスすることが
可能となるため、処理速度向上が図れる。前記の従来例
で説明した１ｋワードのデータを処理する場合、ＣＰＵ
２のデータ処理時間が１００μｓ以下であれば、ＣＰＵ
１の共有メモリへのデータ書き込み（Ｓ３）の１００μ
ｓと共有メモリデータ転送指令（Ｓ２）で処理が完了
し、処理の高速化が図れる。このようにして、ＣＰＵ１
は、データ伝送後、ＣＰＵ２が処理を行っている間に次
のジョブを実行できるので、全体の処理速度が向上す
る。
メモリ（メモリセルＬ）５にデータを書き込んだ後（Ｓ
１）、共有メモリに転送指令（Ｓ２）を発行することに
より、共有メモリ内のメモリセルＬからメモリセルＲに
データが転送される。転送指令の完了後、ＣＰＵ２は共
有メモリのメモリセルＲのデータを使用し、データ処理
（Ｓ１１）を行うため、ＣＰＵ１が共有メモリ（メモリ
セルＬ）への書き込みを行っても、データの同時性は確
保される。そのため、ＣＰＵ２は共有メモリからローカ
ルメモリへのデータを転送する必要がなく、またＣＰＵ
１とＣＰＵ２が同時に共有メモリへアクセスすることが
可能となるため、処理速度向上が図れる。前記の従来例
で説明した１ｋワードのデータを処理する場合、ＣＰＵ
２のデータ処理時間が１００μｓ以下であれば、ＣＰＵ
１の共有メモリへのデータ書き込み（Ｓ３）の１００μ
ｓと共有メモリデータ転送指令（Ｓ２）で処理が完了
し、処理の高速化が図れる。このようにして、ＣＰＵ１
は、データ伝送後、ＣＰＵ２が処理を行っている間に次
のジョブを実行できるので、全体の処理速度が向上す
る。
【００１１】
【発明の効果】上述したように、本発明によれば、共有
メモリを利用しながら複数のＣＰＵ間で通信を行うＣＰ
Ｕ間通信方式に使用される共有メモリにおいて、この共
有メモリ内に、複数のメモリブロックを設け、各メモリ
ブロックに、各ＣＰＵが個別にランダムアクセス可能な
複数のメモリセルを設け、各ＣＰＵからの転送指令によ
り、前記複数のメモリセル間のデータ転送が可能とする
転送制御回路を設けたことにより、一方のＣＰＵからの
転送指令によりメモリセルＬからメモリセルＲ、もしく
はメモリセルＲからメモリセルＬへデータが転送される
ため、共有メモリからローカルメモリへのデータ転送の
必要がなく処理速度の向上が図れる。
メモリを利用しながら複数のＣＰＵ間で通信を行うＣＰ
Ｕ間通信方式に使用される共有メモリにおいて、この共
有メモリ内に、複数のメモリブロックを設け、各メモリ
ブロックに、各ＣＰＵが個別にランダムアクセス可能な
複数のメモリセルを設け、各ＣＰＵからの転送指令によ
り、前記複数のメモリセル間のデータ転送が可能とする
転送制御回路を設けたことにより、一方のＣＰＵからの
転送指令によりメモリセルＬからメモリセルＲ、もしく
はメモリセルＲからメモリセルＬへデータが転送される
ため、共有メモリからローカルメモリへのデータ転送の
必要がなく処理速度の向上が図れる。
【図１】 本発明の実施例の構成を示すブロック図であ
る。
る。
【図２】 本発明における処理の概要を説明するタイム
チャートである。
チャートである。
【図３】 従来の共有メモリの構成を示すブロック図で
ある。
ある。
【図４】 従来技術における処理概要を説明するタイム
チャートである。
チャートである。
１，２ ＣＰＵ、３ 共有メモリ、４−１〜４−ｎ メ
モリブロック、５ メモリセルＬ、６ メモリセルＲ、
７ 転送制御回路、８，９ バッファ
モリブロック、５ メモリセルＬ、６ メモリセルＲ、
７ 転送制御回路、８，９ バッファ
Claims (1)
- 【請求項１】 共有メモリを利用しながら複数のＣＰＵ
間で通信を行うＣＰＵ間通信方式に使用される共有メモ
リにおいて、この共有メモリ内に、複数のメモリブロッ
クを設け、各メモリブロックに、各ＣＰＵが個別にラン
ダムアクセス可能な複数のメモリセルを設け、各ＣＰＵ
からの転送指令により、前記複数のメモリセル間のデー
タ転送を可能とする転送制御回路を設けたことを特徴と
するブロック転送機能を持つ共有メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000391098A JP2002189704A (ja) | 2000-12-22 | 2000-12-22 | ブロック転送機能を持つ共有メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000391098A JP2002189704A (ja) | 2000-12-22 | 2000-12-22 | ブロック転送機能を持つ共有メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002189704A true JP2002189704A (ja) | 2002-07-05 |
Family
ID=18857321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000391098A Pending JP2002189704A (ja) | 2000-12-22 | 2000-12-22 | ブロック転送機能を持つ共有メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002189704A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012108582A (ja) * | 2010-11-15 | 2012-06-07 | Denso Corp | 情報処理装置 |
-
2000
- 2000-12-22 JP JP2000391098A patent/JP2002189704A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012108582A (ja) * | 2010-11-15 | 2012-06-07 | Denso Corp | 情報処理装置 |
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