CN111258936A - 一种dma数据传输系统及数据传输方法 - Google Patents

一种dma数据传输系统及数据传输方法 Download PDF

Info

Publication number
CN111258936A
CN111258936A CN201811462646.6A CN201811462646A CN111258936A CN 111258936 A CN111258936 A CN 111258936A CN 201811462646 A CN201811462646 A CN 201811462646A CN 111258936 A CN111258936 A CN 111258936A
Authority
CN
China
Prior art keywords
data
unit
arm processor
dma
fpga
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811462646.6A
Other languages
English (en)
Inventor
何骏
武元杰
余军
吴世勇
王斌
杨光
李银龙
王凯霖
徐诺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhengzhou Xinda Jiean Information Technology Co Ltd
Original Assignee
Zhengzhou Xinda Jiean Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhengzhou Xinda Jiean Information Technology Co Ltd filed Critical Zhengzhou Xinda Jiean Information Technology Co Ltd
Priority to CN201811462646.6A priority Critical patent/CN111258936A/zh
Publication of CN111258936A publication Critical patent/CN111258936A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G06F13/282—Cycle stealing DMA

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Bus Control (AREA)
  • Advance Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明提供一种DMA数据传输系统，ARM处理器和FPGA，所述ARM处理器连接有DDR存储器，所述DDR存储器中设置有发送环单元和接收环单元，所述发送环单元和接收环单元分别设置有至少一个数据节点，所述FPGA中包括有DMA单元和加解密单元；另外，本发明还提供一种应用上述DMA数据传输系统的数据处理方法。本发明能够保证通过DMA单元和DDR存储器的设计使得ARM处理器和FPGA之间进行数据的高速可靠传输以及通过加解密单元保证数据的安全性。

Description

一种DMA数据传输系统及数据传输方法
技术领域
本发明涉及数据处理技术领域，具体涉及一种DMA数据传输系统及数据传输方法。
背景技术
ARM处理器是一个32位精简指令集(RISC)处理器架构，具有体积小、低功耗、低成本、高性能的特点，并且大量使用寄存器，指令执行速度更快，大多数数据操作均在寄存器中完成；FPGA现场可编程门阵列，是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，随着FPGA技术的不断发展和创新，FPGA在应对控制复杂度低、数据量大的运算时具有较强的优势。
然而FPGA在复杂算法的实现上，FPGA却远没有32位精简指令集ARM处理器灵活方便，因此将ARM处理器与FPGA可编程逻辑结合成为新一代FPGA发展的趋势，具有巨大的串行和并行处理能力，发挥了FPGA逻辑控制对大量数据进行高速处理的优势以及ARM软件编程灵活的特点。在实际应用中，如何借助ARM处理器和FPGA结合的结构，通过一种有效可靠的方法实现ARM处理器和FPGA之间的高速数据交互是目前急需解决的问题，而且能够保证数据交互的安全。
为了解决上述所存在的问题，人们一直在寻求一种理想的技术解决方案。
发明内容
本发明的目的在于针对现有技术中存在的不足，从而提供一种DMA数据传输系统及数据传输方法，通过设计FPGA中的DMA单元、ARM处理器连接的DDR寄存器实现ARM处理器和FPGA之间的数据高速且可靠的传输，并且通过设置加解密单元进行数据的加解密处理保证数据的安全性。
为达到上述目的，本发明采用的技术方案如下：
一种DMA数据传输系统，包括：ARM处理器和FPGA，所述ARM处理器连接有DDR存储器，所述DDR存储器中设置有发送环单元和接收环单元，所述发送环单元和接收环单元分别设置有至少一个数据节点，所述FPGA中包括有DMA单元和加解密单元；
所述ARM处理器通过AXI_GP总线与所述FPGA连接，所述FPGA通过AXI_HP总线与所述DDR存储器连接；所述AXI_GP总线用于提供所述FPGA与所述ARM处理器之间的配置数据接口；所述AXI_HP总线包括2个AXI_HP接口，用于在高速通信时，通过所述FPGA中的DMA单元完成所述FPGA与所述ARM处理器之间的数据传输；
所述发送环单元用于所述ARM处理器采用中断和轮询机制写入要发送的数据，以及用于所述FPGA采用中断和轮询机制通过DMA单元读取要接收的数据；所述接收环单元用于所述FPGA采用中断和轮询机制通过DMA单元写入要发送的数据，以及用于所述ARM处理器采用中断和轮询机制读取要接收的数据；所述加解密单元用于对所述DMA单元读取或写入的数据进行加解密处理。
基于上述，所述发送环单元和所述接收环单元中的所述数据节点包括数据节点的请求命令、状态、数据存放的地址信息。
基于上述，所述DMA单元设置有并行的数据发送线路和数据接收线路，同时对DDR存储器进行批量的读取数据和写入数据操作。
基于上述，所述数据节点的请求命令包括读取操作和写入操作；所述数据节点的状态包括非空状态和非满状态；所述数据节点为非空状态时，进行数据的读取操作；所述数据节点为非满状态时，进行数据的写入操作。
基于上述，所述数据节点还包括有节点序号，对数据节点的处理按照节点序号依次向前处理。
本发明还提供一种应用所述DMA数据传输系统的数据传输方法，所述数据传输方法包括DMA单元读取DDR存储器中ARM处理器写入的数据、ARM处理器读取DDR存储器中DMA单元写入的数据；
所述DMA单元读取DDR存储器中ARM处理器写入的数据的具体步骤包括：
步骤1，通过AXI_GP总线构建所述FPGA和所述ARM处理器之间的配置通道；通过AXI_HP总线构建所述FPGA和所述ARM处理器之间的高速数据通道；
步骤2，所述ARM处理器对所述FPGA中的DMA单元进行配置和启动；
步骤3，所述DMA单元响应所述ARM处理器的配置及启动；
步骤4，所述ARM处理器轮询检测到所述DDR存储器中发送环单元的数据节点为非满状态时，则将数据循环写入DDR存储器中发送环单元的数据节点；
步骤5，所述DMA单元轮询检测到所述DDR存储器中发送环单元的数据节点状态为非空状态时，则DMA单元循环读取所述发送环单元中数据节点的数据。
基于上述，所述ARM处理器读取DDR存储器中DMA单元写入的数据的具体步骤包括：
步骤S1，通过AXI_GP总线构建所述FPGA和所述ARM处理器之间的配置通道；通过AXI_HP总线构建所述FPGA和所述ARM处理器之间的高速数据通道；
步骤S2，所述ARM处理器对所述FPGA中的DMA单元进行配置和启动；
步骤S3，所述DMA单元响应所述ARM处理器的配置及启动；
步骤S4，所述DMA单元轮询检测到所述DDR存储器中接收环单元的数据节点为非满状态时，则将数据循环写入DDR存储器中接收环单元的数据节点；
步骤S5，所述ARM处理器轮询检测到所述DDR存储器中接收环单元的数据节点状态为非空状态时，则ARM处理器循环读取所述接收环单元中数据节点的数据。
基于上述，所述步骤5之后还包括：
所述DMA单元将读取的数据传输至所述FPGA的加解密单元进行加解密处理；
所述加解密单元将处理后的数据再返回给所述DMA单元。
基于上述，所述步骤S4之前还包括：
所述DMA单元将写入的数据传输至所述FPGA的加解密单元进行加解密处理；
所述加解密单元将处理后的数据再返回给所述DMA单元。
基于上述，所述ARM处理器和所述DMA单元分别进行轮询检测前还包括中断触发处理。
本发明具有突出的实质性特点和显著的进步，具体的说：
(1)通过在ARM处理器连接的DDR存储器中设置发送环单元和接收环单元，并且所述ARM处理器和所述DMA单元采用中断和轮询的机制进行数据的读取和写入，有效保证数据传输的可靠性和高速性；
(2)通过FPGA中的DMA单元可同时完成对DDR存储器中数据的批量读取操作和写入操作，提高数据传输的速度；
(3)通过数据节点的状态来判断是否读取数据和写入数据，保证数据传输的可靠性；
(4)通过在FPGA中设置有加解密单元，对DMA单元读取或写入的数据进行加解密处理，保证数据的安全性。
附图说明
图1为本发明DMA数据传输系统的结构框图。
具体实施方式
为了使本发明能够更加清楚，下面通过具体实施方式，对本发明的技术方案做进一步的详细描述。
DMA：(Direct Memory Access)，即直接存储器存取，是一种快速传送数据的机制。数据传递可以从适配卡到内存，从内存到适配卡或从一段内存到另一段内存。
DDR:双倍速率同步动态随机存储器,则是一个时钟周期内传输两次数据，它能够在时钟的上升期和下降期各传输一次数据，因此称为双倍速率同步动态随机存储器。
AXI-GP接口：是通用的AXI接口，包括两个32位主设备接口和两个32位从设备接口，用过该接口可以访问PS中的片内外设。PS:处理系统，就是与FPGA无关的ARM的SOC的部分。
AXI-HP接口：是高性能/带宽的标准的接口，PL模块作为主设备连接。主要用于PL访问PS上的存储器。PL:可编程逻辑，就是FPGA部分。
如图1所示，一种DMA数据传输系统，包括：ARM处理器和FPGA，所述ARM处理器连接有DDR存储器，所述DDR存储器中设置有发送环单元和接收环单元，所述发送环单元和接收环单元分别设置有至少一个数据节点，所述FPGA中包括有DMA单元和加解密单元；
所述ARM处理器通过AXI_GP总线与所述FPGA连接，所述FPGA通过AXI_HP总线与所述DDR存储器连接；所述AXI_GP总线用于提供所述FPGA与所述ARM处理器之间的配置数据接口；所述AXI_HP总线包括2个AXI_HP接口，用于在高速通信时，通过所述FPGA中的DMA单元完成所述FPGA与所述ARM处理器之间的数据传输；
所述发送环单元用于所述ARM处理器采用中断和轮询机制写入要发送的数据，以及用于所述FPGA采用中断和轮询机制通过DMA单元读取要接收的数据；所述接收环单元用于所述FPGA采用中断和轮询机制通过DMA单元写入要发送的数据，以及用于所述ARM处理器采用中断和轮询机制读取要接收的数据；所述加解密单元用于对所述DMA单元读取或写入的数据进行加解密处理。
具体的，所述发送环单元和所述接收环单元中的所述数据节点包括数据节点的请求命令、状态、数据存放的地址信息。
具体的，所述DMA单元设置有并行的数据发送线路和数据接收线路，同时对DDR存储器进行批量的读取数据和写入数据操作。
具体的，所述数据节点的请求命令包括读取操作和写入操作；所述数据节点的状态包括非空状态和非满状态；所述数据节点为非空状态时，进行数据的读取操作；所述数据节点为非满状态时，进行数据的写入操作。
具体的，所述数据节点还包括有节点序号，对数据节点的处理按照节点序号依次向前处理。
本发明还提供一种应用所述DMA数据传输系统的数据传输方法，所述数据传输方法包括DMA单元读取DDR存储器中ARM处理器写入的数据、ARM处理器读取DDR存储器中DMA单元写入的数据；
所述DMA单元读取DDR存储器中ARM处理器写入的数据的具体步骤包括：
步骤1，通过AXI_GP总线构建所述FPGA和所述ARM处理器之间的配置通道；通过AXI_HP总线构建所述FPGA和所述ARM处理器之间的高速数据通道；
步骤2，所述ARM处理器对所述FPGA中的DMA单元进行配置和启动；
步骤3，所述DMA单元响应所述ARM处理器的配置及启动；
步骤4，所述ARM处理器轮询检测到所述DDR存储器中发送环单元的数据节点为非满状态时，则将数据循环写入DDR存储器中发送环单元的数据节点；
步骤5，所述DMA单元轮询检测到所述DDR存储器中发送环单元的数据节点状态为非空状态时，则DMA单元循环读取所述发送环单元中数据节点的数据。
具体的，所述ARM处理器读取DDR存储器中DMA单元写入的数据的具体步骤包括：
步骤S1，通过AXI_GP总线构建所述FPGA和所述ARM处理器之间的配置通道；通过AXI_HP总线构建所述FPGA和所述ARM处理器之间的高速数据通道；
步骤S2，所述ARM处理器对所述FPGA中的DMA单元进行配置和启动；
步骤S3，所述DMA单元响应所述ARM处理器的配置及启动；
步骤S4，所述DMA单元轮询检测到所述DDR存储器中接收环单元的数据节点为非满状态时，则将数据循环写入DDR存储器中接收环单元的数据节点；
步骤S5，所述ARM处理器轮询检测到所述DDR存储器中接收环单元的数据节点状态为非空状态时，则ARM处理器循环读取所述接收环单元中数据节点的数据。
具体的，所述步骤5之后还包括：
所述DMA单元将读取的数据传输至所述FPGA的加解密单元进行加解密处理；
所述加解密单元将处理后的数据再返回给所述DMA单元。
具体的，所述步骤S4之前还包括：
所述DMA单元将写入的数据传输至所述FPGA的加解密单元进行加解密处理；
所述加解密单元将处理后的数据再返回给所述DMA单元。
具体的，所述ARM处理器和所述DMA单元分别进行轮询检测前还包括中断触发处理。
本发明通过在ARM处理器连接的DDR存储器中设置发送环单元和接收环单元，并且所述ARM处理器和所述DMA单元采用中断和轮询的机制进行数据的读取和写入，有效保证数据传输的可靠性和高速性；通过FPGA中的DMA单元可同时完成对DDR存储器中数据的批量读取操作和写入操作，提高数据传输的速度；通过数据节点的状态来判断是否读取数据和写入数据，保证数据传输的可靠性；通过在FPGA中设置有加解密单元，对DMA单元读取或写入的数据进行加解密处理，保证数据的安全性。
最后应当说明的是:以上实施例仅用以说明本发明的技术方案而非对其限制，所属领域的普通技术人员在不脱离本发明技术方案的精神下，对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换，其均应涵盖在本发明请求保护的技术方案范围当中。

Claims (10)

1.一种DMA数据传输系统，其特征在于，包括：ARM处理器和FPGA，所述ARM处理器连接有DDR存储器，所述DDR存储器中设置有发送环单元和接收环单元，所述发送环单元和接收环单元分别设置有至少一个数据节点，所述FPGA中包括有DMA单元和加解密单元；
所述ARM处理器通过AXI_GP总线与所述FPGA连接，所述FPGA通过AXI_HP总线与所述DDR存储器连接；所述AXI_GP总线用于提供所述FPGA与所述ARM处理器之间的配置数据接口；所述AXI_HP总线包括2个AXI_HP接口，用于在高速通信时，通过所述FPGA中的DMA单元完成所述FPGA与所述ARM处理器之间的数据传输；
所述发送环单元用于所述ARM处理器采用中断和轮询机制写入要发送的数据，以及用于所述FPGA采用中断和轮询机制通过DMA单元读取要接收的数据；所述接收环单元用于所述FPGA采用中断和轮询机制通过DMA单元写入要发送的数据，以及用于所述ARM处理器采用中断和轮询机制读取要接收的数据；所述加解密单元用于对所述DMA单元读取或写入的数据进行加解密处理。
2.根据权利要求1所述的DMA数据传输系统，其特征在于，所述发送环单元和所述接收环单元中的所述数据节点包括数据节点的请求命令、状态、数据存放的地址信息。
3.根据权利要求1所述的DMA数据传输系统，其特征在于，所述DMA单元设置有并行的数据发送线路和数据接收线路，同时对所述DDR存储器进行批量的读取数据和写入数据操作。
4.根据权利要求2所述的DMA数据传输系统，其特征在于，所述数据节点的请求命令包括读取操作和写入操作；所述数据节点的状态包括非空状态和非满状态；所述数据节点为非空状态时，进行数据的读取操作；所述数据节点为非满状态时，进行数据的写入操作。
5.根据权利要求2所述的DMA数据传输系统，其特征在于，所述数据节点还包括有节点序号，对所述数据节点的处理按照所述节点序号依次向前处理。
6.一种应用权利要求1所述的DMA数据传输系统的数据传输方法，其特征在于，所述数据传输方法包括DMA单元读取DDR存储器中ARM处理器写入的数据、ARM处理器读取DDR存储器中DMA单元写入的数据；
所述DMA单元读取DDR存储器中ARM处理器写入的数据的具体步骤包括：
步骤1，通过AXI_GP总线构建所述FPGA和所述ARM处理器之间的配置通道；通过AXI_HP总线构建所述FPGA和所述ARM处理器之间的高速数据通道；
步骤2，所述ARM处理器对所述FPGA中的DMA单元进行配置和启动；
步骤3，所述DMA单元响应所述ARM处理器的配置及启动；
步骤4，所述ARM处理器轮询检测到所述DDR存储器中发送环单元的数据节点为非满状态时，则将数据循环写入所述DDR存储器中发送环单元的数据节点；
步骤5，所述DMA单元轮询检测到所述DDR存储器中发送环单元的数据节点状态为非空状态时，则所述DMA单元循环读取所述发送环单元中数据节点的数据。
7.根据权利要求6所述的数据传输方法，其特征在于，所述ARM处理器读取DDR存储器中DMA单元写入的数据的具体步骤包括：
步骤S1，通过AXI_GP总线构建所述FPGA和所述ARM处理器之间的配置通道；通过AXI_HP总线构建所述FPGA和所述ARM处理器之间的高速数据通道；
步骤S2，所述ARM处理器对所述FPGA中的DMA单元进行配置和启动；
步骤S3，所述DMA单元响应所述ARM处理器的配置及启动；
步骤S4，所述DMA单元轮询检测到所述DDR存储器中接收环单元的数据节点为非满状态时，则将数据循环写入所述DDR存储器中接收环单元的数据节点；
步骤S5，所述ARM处理器轮询检测到所述DDR存储器中接收环单元的数据节点状态为非空状态时，则ARM处理器循环读取所述接收环单元中数据节点的数据。
8.根据权利要求6所述的数据传输方法，其特征在于，所述步骤5之后还包括：
所述DMA单元将读取的数据传输至所述FPGA的加解密单元进行加解密处理；
所述加解密单元将处理后的数据再返回给所述DMA单元。
9.根据权利要求7所述的数据传输方法，其特征在于，所述步骤S4之前还包括：
所述DMA单元将写入的数据传输至所述FPGA的加解密单元进行加解密处理；
所述加解密单元将处理后的数据再返回给所述DMA单元。
10.根据权利要求6或7所述的数据传输方法，所述ARM处理器和所述DMA单元分别进行轮询检测前还包括中断触发处理。
CN201811462646.6A 2018-12-03 2018-12-03 一种dma数据传输系统及数据传输方法 Pending CN111258936A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811462646.6A CN111258936A (zh) 2018-12-03 2018-12-03 一种dma数据传输系统及数据传输方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811462646.6A CN111258936A (zh) 2018-12-03 2018-12-03 一种dma数据传输系统及数据传输方法

Publications (1)

Publication Number Publication Date
CN111258936A true CN111258936A (zh) 2020-06-09

Family

ID=70953645

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811462646.6A Pending CN111258936A (zh) 2018-12-03 2018-12-03 一种dma数据传输系统及数据传输方法

Country Status (1)

Country Link
CN (1) CN111258936A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112671624A (zh) * 2020-12-17 2021-04-16 成都乐创自动化技术股份有限公司 一种构建实时处理EtherCAT帧的方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070162886A1 (en) * 2003-12-02 2007-07-12 Lsi Logic Corporation Customizable development and demonstration platform for structured ASICs
CN102681923A (zh) * 2011-03-16 2012-09-19 中国科学院微电子研究所 一种对系统级芯片进行验证的硬件平台装置
CN104820657A (zh) * 2015-05-14 2015-08-05 西安电子科技大学 一种基于嵌入式异构多核处理器上的核间通信方法及并行编程模型
CN105844580A (zh) * 2016-03-18 2016-08-10 西安电子科技大学 基于单片fpga的弹载sar成像系统架构设计
CN107861906A (zh) * 2017-09-26 2018-03-30 成都九洲迪飞科技有限责任公司 一种fpga与arm处理器的高速数据交互系统及方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070162886A1 (en) * 2003-12-02 2007-07-12 Lsi Logic Corporation Customizable development and demonstration platform for structured ASICs
CN102681923A (zh) * 2011-03-16 2012-09-19 中国科学院微电子研究所 一种对系统级芯片进行验证的硬件平台装置
CN104820657A (zh) * 2015-05-14 2015-08-05 西安电子科技大学 一种基于嵌入式异构多核处理器上的核间通信方法及并行编程模型
CN105844580A (zh) * 2016-03-18 2016-08-10 西安电子科技大学 基于单片fpga的弹载sar成像系统架构设计
CN107861906A (zh) * 2017-09-26 2018-03-30 成都九洲迪飞科技有限责任公司 一种fpga与arm处理器的高速数据交互系统及方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112671624A (zh) * 2020-12-17 2021-04-16 成都乐创自动化技术股份有限公司 一种构建实时处理EtherCAT帧的方法

Similar Documents

Publication Publication Date Title
CN108107827B (zh) 一种基于zynq平台软核的srio控制方法
US7363396B2 (en) Supercharge message exchanger
TWI515577B (zh) 用於裝置中的單元之間通訊的方法及介面
CN114490460B (zh) 一种用于asic的flash控制器及其控制方法
CN105335326A (zh) 一种基于fpga的pcie转sata接口阵列的装置
US8745296B2 (en) Serial storage protocol compatible frame conversion, at least in part being compatible with SATA and one packet being compatible with PCIe protocol
CN114662136B (zh) 一种基于pcie通道的多算法ip核的高速加解密系统及方法
CN101162448A (zh) 一种usb高速数据隧道的硬件传输方法
US9588931B2 (en) Communication bridging between devices via multiple bridge elements
EP2207101A1 (en) Method and device for parallel interfacing
CN104834620A (zh) 串行外设接口spi总线电路、实现方法以及电子设备
KR20150109259A (ko) 트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템
CN114547663B (zh) 基于usb接口的高速芯片实现数据加解密及读取的方法
CN115470163A (zh) Dma传输的控制方法、控制装置、控制设备及存储介质
CN111258936A (zh) 一种dma数据传输系统及数据传输方法
CN104063345A (zh) 一种sata桥设备
CN116594951B (zh) 一种基于fpga的数据传输系统及方法
TW201344444A (zh) 主機板及應用於該主機板的資料處理方法
CN110765065A (zh) 片上系统
US20070131767A1 (en) System and method for media card communication
CN114385544A (zh) Uart芯片及fpga芯片
WO2021089430A1 (en) Bus system and method for operating a bus system
CN113051212A (zh) 图形处理器、数据传输方法、装置、电子设备和存储介质
CN114520729B (zh) 一种通信隔离系统及通信隔离的方法
JP2023070309A (ja) データ転送装置およびデータ転送装置の転送方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20200609