KR20150109259A - 트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템 - Google Patents

트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템 Download PDF

Info

Publication number
KR20150109259A
KR20150109259A KR1020150023533A KR20150023533A KR20150109259A KR 20150109259 A KR20150109259 A KR 20150109259A KR 1020150023533 A KR1020150023533 A KR 1020150023533A KR 20150023533 A KR20150023533 A KR 20150023533A KR 20150109259 A KR20150109259 A KR 20150109259A
Authority
KR
South Korea
Prior art keywords
layer
protocol stack
chip
link
transaction layer
Prior art date
Application number
KR1020150023533A
Other languages
English (en)
Other versions
KR101679333B1 (ko
Inventor
브라이언 엘 스프리
미칼 씨 헌사커
로널드 더블유 스와츠
수 웨이 림
로히트 알 베르마
마이클 더블유 레디지
릴리 피 루이
부이 용 리우
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20150109259A publication Critical patent/KR20150109259A/ko
Application granted granted Critical
Publication of KR101679333B1 publication Critical patent/KR101679333B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4265—Bus transfer protocol, e.g. handshake; Synchronisation on a point to point bus
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0061—Error detection codes
    • H04L29/10—
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/324—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the data link layer [OSI layer 2], e.g. HDLC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/30—Definitions, standards or architectural aspects of layered protocol stacks
    • H04L69/32—Architecture of open systems interconnection [OSI] 7-layer type protocol stacks, e.g. the interfaces between the data link level and the physical level
    • H04L69/322—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions
    • H04L69/325—Intralayer communication protocols among peer entities or protocol data unit [PDU] definitions in the network layer [OSI layer 3], e.g. X.25
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L69/00—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass
    • H04L69/40—Network arrangements, protocols or services independent of the application payload and not provided for in the other groups of this subclass for recovering from a failure of a protocol instance or entity, e.g. service redundancy protocols, protocol state redundancy or protocol service redirection
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

집적 회로 패키지의 프로토콜 스택과 싱글 엔드형 통신을 교환하는 기법 및 메커니즘이 개시된다. 실시예에서, 집적 회로(IC) 칩은 PCIe™ 사양과 호환가능한 동작을 수행하는 트랜잭션 계층을 포함한다. 프로토콜 스택의 링크 계층과 트랜잭션 계층 사이에서 교환된 트랜잭션 계층 패킷은 PCIe™ 표맷과 호환가능하다. 다른 실시예에서, 프로토콜 스택의 물리적 계층은 싱글 엔드형 통신을 통한 트랜잭션 계층 패킷의 교환을 위해 IC 칩을 다른 IC 칩에 연결한다. 패키징된 장치는 IC 칩 양자 모두를 포함한다.

Description

트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템{METHOD, APPARATUS AND SYSTEM FOR SINGLE-ENDED COMMUNICATION OF TRANSACTION LAYER PACKETS}
본 발명의 실시예는 집적 회로 아키텍처에 관한 것이다. 보다 구체적으로, 본 발명의 실시예는 고 대역폭 온 패키지 프로토콜 스택(high-bandwidth on-package protocol stacks)에 관한 것이다.
종래의 프로토콜 스택을 사용하는 칩들 사이의 고 대역폭 상호접속부는 상당한 전력 및 칩 영역을 필요로 한다. 그러므로, 현저히 감소한 전력 소비 및/또는 작은 칩 영역을 요구하는 애플리케이션에서, 이들 종래의 프로토콜 스택은 바람직하지 않다.
본 발명의 다양한 실시예는 첨부 도면에서 제한하는 것이 아닌 예로써 도시된다.
도 1은 실시예에 따른 싱글 엔드형 통신을 수행하는 집적 회로 패키지의 요소를 도시하는 블록도이다.
도 2a는 실시예에 따른 싱글 엔드형 패키지 내부 통신을 수행하는 방법의 요소를 도시하는 흐름도이다.
도 2b는 실시예에 따른 집적 회로 칩을 구성하는 방법의 요소를 도시하는 흐름도이다.
도 3은 실시예에 따른 집적 회로 칩의 요소를 도시하는 블록도이다.
도 4는 실시예에 따른 링크 계층 상태 머신의 요소를 도시하는 상태도이다.
도 5는 실시예에 따라 프로토콜 스택에 의해 수행된 시그널링의 요소를 도시하는 타이밍도이다.
도 6은 실시예에 따른 구성가능 집적 회로 칩의 요소를 도시하는 블록도이다.
도 7은 실시예에 따른 구성가능 집적 회로 칩의 요소를 도시하는 블록도이다.
도 8a는 실시예에 따라 구성된 집적 회로 칩을 포함하는 시스템의 요소를 도시하는 블록도이다.
도 8b는 실시예에 따라 구성된 집적 회로 칩을 포함하는 패키징된 장치의 요소를 도시하는 블록도이다.
도 9는 실시예에 따라 프로토콜 스택과의 통신을 교환하는 시스템의 요소를 도시하는 블록도이다.
본 명세서에서 논의된 실시예는 다양하게 패키징된 장치의 상이한 집적 회로(IC) 칩 사이의 효율적인 통신을 제공하는 회로를 포함하는 프로토콜 스택 -간결하게, 본 명세서에서 온 패키지 인터페이스(On-Package Interface; OPI)로 지칭됨- 에 관한 것이다.
도 1은 각각 저마다의 온 패키지 인터페이스(OPI) 프로토콜 스택을 포함하는 적어도 2 개의 칩을 포함하는 멀티칩 패키지(MCP)의 일 실시예의 블록도이다. 도 1의 예는 스택을 가진 2 개의 칩을 도시하지만, 패키지 내의 임의의 개수의 칩이 본 명세서에 설명된 기법을 사용하여 상호접속될 수 있다.
패키지(100)는 다수의 집적 회로 칩을 포함할 수 있는 임의의 유형의 패키지일 수 있다. 도 1의 예에서, 패키지(100)는 칩(120) 및 칩(140)을 포함한다. 칩들 중 하나 또는 각각은 다양하게 예컨대, 프로세서, 제어기, 메모리 칩, 그래픽 프로세서 등 중 하나 이상을 포함할 수 있다. 일 실시예에서, 칩(120)은 트랜잭션 계층(TL)(130), 링크 계층(LL)(132) 및 물리적 계층(PHY)(134)을 포함하는 프로토콜 스택(125)을 포함한 회로를 포함한다. 실시예에서, PHY(134)는 칩(120)으로부터의 싱글 엔드형 통신을 전달하는 하나 이상의 송신기(Tx)(136) 및 칩(120)을 향한 싱글 엔드형 통신을 수신하는 하나 이상의 수신기(Rx)(138)를 포함한다. 그 대신에 또는 부가적으로, 칩(140)은 유사하게 트랜잭션 계층(TL)(150), 링크 계층(LL)(152) 및 물리적 계층(PHY)(154)을 포함하는 프로토콜 스택(145)을 포함한 회로를 포함할 수 있다. 실시예에서, PHY(154)는 칩(140)으로부터의 싱글 엔드형 통신을 전달하는 하나 이상의 송신기(Tx)(156) 및 칩(140)을 향한 싱글 엔드형 통신을 수신하는 하나 이상의 수신기(Rx)(158)를 포함한다. Tx(136)는 Rx(158)와 연결되고 Rx(138)는 Tx(156)와 연결된다.
일 실시예에서, 칩(120)과 칩(140) 사이의 갭(175)은 상대적으로 작다. 일 실시예에서, 갭(175)은 20 mm 미만이다. 일 실시예에서, 갭(175)은 10 mm 미만이다. 일 실시예에서, 갭(175)은 대략 1.5 mm이다. 다른 실시예에서, 갭(175)은 1.5 mm 미만일 수 있다. 일반적으로, 갭(175)이 작을수록, 칩들 사이에 제공될 수 있는 대역폭은 크다.
특정 실시예의 특징부는 프로토콜 스택(145)과의 싱글 엔드형 OPI 통신에 참여하도록 동작하는 프로토콜 스택(125)과 관련하여 본 명세서에서 논의된다. 그러한 논의는 부가적으로 또는 그 대신에 프로토콜 스택(145)의 대응하는 동작에 유사하게 적용하도록 확장될 수 있음을 이해해야 한다.
프로토콜 스택(125)은 온 패키지 링크를 통해 트랜잭션을 전달하도록 -예컨대, PCIeTM(Peripheral Component Interconnect Express) 통신에 대한 회로에 비해- 비교적 효율적인 회로를 포함할 수 있다. 프로토콜 스택(125)의 상위 계층은 TL(130)이다. TL(130)은 종래의 개인 컴퓨터(PC) 기반 통신 프로토콜, 예컨대, PCI ExpressTM 사양 기반 사양 버전 3.0(2010년 11월 18일에 공개됨) 또는 다른 입출력(I/O) 로드-스토어 아키텍처에 따른 것과 같은 PCIeTM 통신 프로토콜에 따르거나 이와 달리 종래의 개인 컴퓨터(PC) 기반 통신 프로토콜과 호환가능한 트랜잭션 계층 처리를 수행하는 기능을 제공할 수 있다. TL(130)(및/또는 TL(150))의 특정 동작이 종래의(예컨대, PCIeTM) 통신 프로토콜의 일부 또는 모든 트랜잭션 계층 요구조건과 호환가능할 수 있는 방법의 몇몇 예가 본 명세서에서 논의된다. 그러한 종래의 트랜잭션 계층 요구조건의 특정 세부사항이 당해 기술에서 이해됨을 알아야 한다.
실시예에서, TL(130)은 트랜잭션 계층 패킷(TLP)의 조립 및 분해를 다양하게 제공할 수 있다. 예컨대, TL(130)은 프로토콜 스택(135)으로부터의 송신을 위해 TLP를 조립하고/하거나 PHY(134)를 통해 프로토콜 스택(125)에 의해 수신된 TLP를 분해하도록 동작한다. 예컨대, TL(140)은 수신된 TLP를 패키지(120)의 하나 이상의 프로세서 코어(도시 생략)를 위한 인바운드 트랜잭션으로 변환할 수 있다. PCIeTM과 유사하게, TLP는 다양한 실시예에서 OPI 장치 사이의 특정 유형의 이벤트뿐만 아니라, 트랜잭션을 통신하는 데 사용될 수 있다. TL(130)은 다양한 PCI express(PCIeTM) 사양 중 임의의 사양에서 정의된 포맷을 가진 TLP의 송신 또는 수신을 지원할 수 있다.
특정 실시예는 하나의 트랜잭션 레벨 프로토콜에만 사용되도록 칩(120, 140) 사이의 링크(들)를 제한하지 않는다. 예로서 및 비제한적으로, TL(130)은 인텔® 온 칩 시스템 패브릭(IOSF) 통신, 네이티브 PCIeTM, 비디오-픽셀/오디오-픽셀 샘플 데이터 포맷 등의 일부 또는 전부를 포함하지만 이것으로 제한되지 않는 하나 이상의 트랜잭션 레벨 프로토콜을 지원할 수 있다. 실시예에서, TL(130)은 일부 또는 모든 트랜잭션 레벨 룰, PCIeTM(또는 PCIeTM-호환가능) 사양의 크레디트 기반 흐름 제어 및/또는 순서화 룰의 일부 또는 전부를 따른다. 예컨대, TL(130)은 링크를 통해 칩(140)으로/으로부터 송신된 TLP에 대한 흐름 제어 크레디트를 추적하거나 트랜잭션 크레디트 상태 정보를 송신할 수 있다. 그러한 트랜잭션 크레디트 상태 정보는 예컨대, 하나 이상의 측면에서 PCIeTM 흐름 제어 패킷과 유사한 OPI 흐름 제어 패킷으로 통신될 수 있다. TL(130)은 예컨대, 프로토콜 스택(145)으로부터 제공된 흐름 제어 정보에 기초하여 TLP 송신을 조절(throttle)할 수 있다. OPI 프로토콜은 링크를 통해 전송된 패킷이 TLP인지 흐름 제어 링크 계층 패킷인지 여부를 식별하는 패킷 유형 필드를 포함하는 패킷 포맷을 지원할 수 있다. 특정 실시예는 이것으로 제한되지 않지만, 프로토콜 스택(125)은 예컨대, PCIeTM, IOSF 등에 따른 다른 교환을 보충하도록 하나 이상의 측파대 채널을 더 지원할 수 있다. 예컨대, TL(130)은 측파대 프로토콜을 더 지원할 수 있고 OPI TLP로 및/또는 OPI TLP로부터의 측파대 메시지를 다양하게 변환할 수 있다.
TL(130)은 서비스 품질(QoS)을 식별할 때 사용할 채널 속성 정보를 제공하고/하거나 액세스할 수 있다. 또한, TL(130)은 링크 계층(LL)(132)과 함께 하드웨어 제어형 자율적 전력 관리를 제공할 수 있다. 이와 달리 또는 또한, TL(130)은 하나 이상의 소프트웨어 관리형 저전력 링크 상태의 구현을 지원할 수 있다. 몇몇 실시예에서, TL(130)은 PCIeTM의 TLP 포맷의 확장을 제공하며, 예컨대, TLP는 패킷 유형을 식별하고/하거나 PCIeTM TLP 헤더 포맷의 외부에 있는 커맨드 확장을 전달하도록 하나 이상의 여분 필드를 포함한다.
LL(132)은 TL(130)과 PHY(134) 사이의 중간 단계로서 제공할 수 있다. TL(130)과의 동작을 지원하기 위해, 하나 이상의 측면에서, LL(132)의 특정 기능은 PCIeTM 사양의 링크 계층 요구조건에 따르거나 이와 달리 호환가능할 수 있다. 실시예에서, LL(132)은 TL(130)과 PHY(134) 사이에서 프로토콜 스택(125, 145) 간에 통신되었거나 통신될 TLP 또는 제어 패킷을 교환하기 위한 신뢰성 있는 메커니즘을 제공한다. LL(132)은 싱글 엔드형 OPI 링크 상에서 구동되는 다수의 트랜잭션 계층 프로토콜을 지원할 수 있다.
LL(132)은 예컨대, 링크 초기화, 전력 관리 등을 지원하는 다양한 동작을 수행하는 상태 머신 또는 다른 제어 로직을 포함할 수 있다. 예컨대, LL(132)은 링크 상태를 제어하고 칩(120, 140) 중 하나 또는 둘 다가 상이한 링크 상태에 다양하게 진입할 때를 판정하는 링크 상태 머신(또는 "LSM", 도시 생략)을 포함할 수 있다. 몇몇 상태 변화의 경우에, LSM은 칩(120, 140) 사이의 핸드셰이크(handshake)에 의존할 수 있다. 그러한 핸드셰이크는 대역 내 메시지 데이터 링크 계층 패킷(DLLP)을 사용하거나 예컨대, 측파대 비동기 신호를 사용하여 달성될 수 있다.
LL(132)은 LL(152)과 교환되는 데이터 링크 계층 패킷(DLLP)을 형성하고/하거나 PHY(134)를 통해 LL(152)로부터 수신된 DLLP를 처리할 수 있다. LL(132)은 다양하게 칩(140)으로부터 수신되거나 칩으로 송신되는 상이한 TLP, 흐름 제어 패킷 및 DLLP를 중재(예컨대, 멀티플렉싱 및/또는 디멀티플렉싱을 포함함)할 수 있다. 몇몇 실시예에서, 링크 무결성은 예컨대, 단일 비트 에러 정정, 이중 비트 에러 검출 등을 수행하는 에러 정정 코드(ECC) 회로를 사용하여 LL(132)에 의해 지원된다.
LL(132)은 PCIeTM (또는 PCIeTM-호환가능) 사양의 하나 이상의 링크 계층 요구조건과 적어도 일부분 다를 수 있다. 예컨대, PCIeTM 사양은 링크 무결성, 재생 및 링크 트레이닝을 위한 다수의 기능을 지원하는 비교적 복잡한 링크 계층을 다양하게 정의한다. PCIeTM 사양이 온 보드 라우팅, 패키지 내부, 패키지 간 및 외부 커넥터 제약을 충족시켜야 하므로 이들 기능이 요구된다. 비교적, LL(132)은 숏 트레이스(short trace), 저전력 및/또는 완전히 온 패키지 사용 경우의 다른 특성을 활용하는 보다 효율적인 OPI 프로토콜을 지원하도록 동작할 수 있다.
LL(132)의 동작은 PCIeTM 링크 계층에 비해 비교적 간단할 수 있고 재시도 메커니즘, 레인 디스큐잉, 링크 트레이닝 등의 구현에 선행할 수 있다. 이와 달리 또는 게다가, LL(132)은 비교적 간단하지만 공격적인 클록 및 전력 게이팅 아키텍처의 동작을 제공하거나 지원할 수 있다. 따라서, LL(132)의 동작은 칩(120, 140) 사이의 매우 짧은 갭(175) 때문에 이용가능한 효율성을 활용할 수 있다.
예로서 및 비한적으로, LL(132)은 예컨대, 백만분율(PPM) 클록 정정을 지원할 수 있는 스킵 순서화 세트(skip ordered set)의 사용에 선행할 수 있다. 이와 달리 또는 게다가, LL(132)은 몇몇 저전력 관리 상태에서 나온 후에 예컨대, 전술한 등화 트레이닝을 포함하는 링크의 일부 또는 모든 트레이닝에 선행할 수 있다. 몇몇 실시예에서, LL(132)은 프로토콜 스택(145)과 순환 중복 검사(CRC) 정보, 긍정적 확인응답(ACK) 메시지, 부정적 확인응답(NAK) 메시지, 순서 번호 또는 패킷의 재전송에 관한 다른 정보 중 하나 이상을 교환하는 것에 선행한다.
PHY(134)는 상호접속부 스패닝 갭(175)을 통해 프로토콜 스택(145)에 접속하도록 제공하는 프로토콜 스택(125) 내의 최저 계층이다. 예로서 및 비제한적으로, PHY(134)와 PHY(154) 사이의 상호접속부는 스트로브 신호 라인, 유효 신호 라인, 데이터 신호 라인(예컨대, 8개 이상) 및 ECC 신호 라인 중 하나 이상을 포함할 수 있다. 특정 실시예는 이것으로 제한되지 않지만, 그러한 상호접속부는 하나 이상의 측파대 라인을 더 포함할 수 있다.
PHY(134)는 PCIeTM 사양의 물리적 계층 요구조건과 상당히 다를 수 있다. 예컨대, PHY(134)는 단일 패키징된 장치의 단일 칩 내 또는 상이한 칩들 사이에 온 패키지 싱글 엔드형 통신을 위한 종래의 송신기 회로 또는 수신기 회로 중 일부 또는 전부를 포함할 수 있다. 그러한 특징부는 다양한 상품에서 이용가능한 다양한 인텔® 온 패키지 I/O(OPIO) 회로의 특징부를 포함할 수 있지만 이것으로 제한되지 않는다.
예로서 및 비제한적으로, Tx(136)와 Rx(158) 사이 및 Tx(156)와 Rx(138) 사이의 인터페이스는 싱글 엔드형의 비교적 고속의 인터페이스일 수 있다. 일 실시예에서, PHY(134)는 칩(120)과 칩(140) 사이의 통신을 위한 CMOS 회로를 포함한다. Tx(136)와 Tx(156) 중 하나 또는 둘 다는 임피던스 매칭된 CMOS 송신기를 포함할 수 있는데, 예컨대, 매우 약한 종료(또는 종료 없음)가 제공되고/되거나 등화가 제공되지 않는다. 수신기 종료가 약하거나 없고 등화가 없는 CMOS 송신기 및 수신기의 사용은 I/O 전력을 감소시킬 수 있다. 이와 달리 또는 또한, 패킷 교환의 타이밍을 지원하도록 포워딩된 클록 신호가 PHY(134)에 의해 송신될 수 있다. 일 실시예에서, PHY(134) 및 PHY(154)의 각각의 송신기와 수신기 사이에 길이 매칭된 라우팅이 제공된다. 신중한 길이 매칭 라우팅이 클록 전력을 감소시키므로 예컨대, 신호의 클러스터당 하나의 포워딩된 클록을 사용하고 핀 디스큐당 클록이 없는 간이화된 클로킹이 달성될 수 있다. 따라서, 본 명세서에 설명된 아키텍처는 매우 낮은 전력, 영역 및 지연으로 칩들 사이에 고 대역폭을 제공한다. 일 실시예에서, 칩(120, 140) 사이의 인터페이스에 최소 정전기 방전(ESD) 보호(최소 70 볼트)가 제공된다. 게다가, 온 패키지 상호접속부의 비교적 짧은 갭(175) 때문에, 예컨대, 트레이닝, 바이트 스트라이핑 및/또는 스크램블링을 포함하는 PHY(134) 및/또는 PHY(154)의 하나 이상의 기능은 PCIeTM에 비해 비교적 효율적일 수 있다.
본 명세서에서 논의된 바와 같이, 특정 실시예에서 칩(120)(및/또는 칩(140))은 칩(120)의 2 가지 가능한 구성 중 어느 하나를 제공하는 회로를 포함한다. 그러한 일 구성은 본 명세서에서 논의된 바와 같이 프로토콜 스택(125)의 동작을 제공할 수 있다. 다른 구성은 프로토콜 스택(125) 대신에 다른 프로토콜 스택(도시 생략)의 동작을 대신 제공할 수 있다. 예컨대, 특정 실시예에서, 칩(120)은 PCIeTM 사양에 따라 동작하는 다른 물리적 계층 회로 세트를 더 포함할 수 있다. 그러한 실시예에서, 다른 프로토콜 스택의 구성은 LL(132)이 예컨대, PHY(134)와 동작하는 것보다는 다른 물리적 계층 회로 세트와 동작하도록 구성하는 것을 포함할 수 있다.
도 2a는 실시예에 따라 IC 칩을 동작시키는 방법(200)의 요소를 도시한다. 방법(200)은 예컨대, 칩(120)(또는 칩(140))의 특징부의 일부 또는 전부를 가진 IC 칩을 사용하여 수행될 수 있다.
실시예에서, 방법(200)은 단계(210)에서, 제 1 프로토콜 스택의 트랜잭션 계층과 제 1 프로토콜 스택의 링크 계층 사이에서 TLP를 교환하는 것을 포함한다. 제 1 트랜잭션 계층은 PCIeTM 사양의 트랜잭션 계층 요구조건에 따라 동작을 수행할 수 있다. 예컨대, 단계(210)에서 교환된 TLP는 각각 PCIeTM 사양에 의해 정의된 트랜잭션 계층 패킷 포맷과 호환가능한 각각의 포맷을 가질 수 있다. 실시예에서, 패키징된 장치의 제 1 IC 칩은 제 1 프로토콜 스택을 포함한다.
방법(200)은 단계(220)에서, 제 1 프로토콜 스택의 물리적 계층과 제 2 프로토콜 스택 사이에서 싱글 엔드형 통신으로 TLP를 교환하는 것을 더 포함할 수 있으며, 동일한 패키징된 장치의 (제 1 IC 칩이 아닌) 제 2 IC 칩은 제 2 프로토콜 스택을 포함한다. 제 1 프로토콜 스택과 제 2 프로토콜 스택 사이의 일부 또는 모든 통신은 하나 이상의 PCIeTM 링크 계층 요구조건에 따른 임의의 동작(들)과 무관하게 수행될 수 있다. 예컨대, 실시예에서, 제 1 링크 계층과 제 2 프로토콜 스택 사이의 임의의 통신은 제 1 링크 계층이 제 2 프로토콜 스택과 TLP가 성공적으로 교환되었는지 여부를 명시하는 임의의 확인응답 메시지 -긍정적(ACK)인지 또는 부정적(NACK)인지 여부- 를 교환하는 것과 무관하다. 이와 달리 또는 또한, 제 1 프로토콜 스택과 제 2 프로토콜 스택 사이의 임의의 통신은 예컨대, 적어도 특정 저전력 상태로부터의 변환 동안에 링크에 대한 CRC 계산, 등화 트레이닝 등과 무관하게 수행될 수 있다.
도 2b는 실시예에 따른 IC 칩의 프로토콜 스택을 구성하는 방법(250)의 요소를 도시한다. 방법(250)은 패키지(100)에서의 동작을 위해 칩(120)(또는 칩(140))을 구성하도록 수행될 수 있다. 이와 달리, 방법(250)은 그 대신에 다른 패키지에서의 동작을 위해 칩(120)을 구성하도록 수행될 수 있다. 예컨대, 칩(120)은 이와 달리 (패키지(100) 내부의 것과 같은 패키지 내부 통신과 반대로) 상이한 패키지의 다른 프로토콜 스택과 패키지 간 통신을 수행하도록 방법(250)에 따라 구성될 수 있다.
실시예에서, 방법(150)은 단계(260)에서, 패키징된 장치를 형성하도록 제 1 IC 칩을 패키징하는 것을 포함하며, 제 1 IC 칩은 제 1 트랜잭션 계층, 제 1 링크 계층, 제 1 물리적 계층 및 제 2 물리적 계층을 포함한다. 제 1 물리적 계층은 예컨대, PHY(134)의 특징부의 일부 또는 전부를 포함할 수 있다. 반대로, 제 2 물리적 계층은 PCIeTM 사양에 따라 동작을 제공할 수 있다.
방법(250)은 단계(270)에서, 제 1 프로토콜 스택(제 1 트랜잭션 계층, 제 1 링크 계층 및 제 1 물리적 계층을 포함함) 및 제 2 프로토콜 스택(제 1 트랜잭션 계층, 제 1 링크 계층 및 제 2 물리적 계층을 포함함) 중에서 프로토콜 스택을 선택하는 것을 더 포함할 수 있다. 그러한 선택은 제 1 IC 칩의 구성 회로를 동작시키도록 하나 이상의 신호를 제 1 IC 칩에 제공하고/하거나 수신하는 것을 포함할 수 있다. 그러한 하나 이상의 신호는 다양한 퓨즈, 스위치, 레지스터 값 및/또는 제 1 IC 칩의 다른 구성 회로의 상태를 특정하거나 결정할 수 있다.
단계(280)에서, 방법(250)은 단계(270)에서 선택된 프로토콜 스택을 구성하는 것을 포함한다. 실시예에서, 단계(280)에서 제 1 프로토콜 스택을 구성하는 것은 제 1 물리적 계층이 다른 IC 칩의 다른 프로토콜 스택과의 싱글 엔드형 통신으로 TLP를 교환하게 한다. 이와 달리 또는 또한, 단계(280)에서 제 2 프로토콜 스택(280)을 구성하는 것은 제 2 물리적 계층이 PCIeTM 사양에 따라 TLP를 교환하게 할 수 있다.
도 3은 실시예에 따른 집적 회로 칩(300)의 요소를 도시한다. IC 칩(300)은 예컨대, 칩(120)의 특징부 중 일부 또는 전부를 포함할 수 있다. 실시예에서, IC 칩(300)의 동작은 방법(200)을 수행하는 것을 포함한다.
도 3에 도시된 바와 같이, IC 칩(300)의 프로토콜 스택은 (예컨대) TL(130), LL(132) 및 PHY(134)의 각각의 기능을 제공하는 트랜잭션 계층(310), 링크 계층(320) 및 물리적 계층(350)을 포함한다. 트랜잭션 계층(310)은 예컨대, PCIeTM 사양의 TLP 포맷에 따라 다양하게 구성되는 TLP를 링크 계층(320)과 교환하는 회로를 포함할 수 있다. 예로서 및 비제한적으로, 트랜잭션 계층(310)은 링크 계층(330)의 송신 큐(330)로 TLP를 출력하도록 연쇄 큐(chaining queue)(312)를 포함할 수 있다. 이와 달리 또는 또한, 프로토콜 스택이 물리적 계층(350)을 통해 수신하였던 TLP는 예컨대, 링크 계층(320)의 디멀티플렉서(DMUX)를 통해 트랜잭션 계층(310)의 수신 큐(314)에 제공될 수 있다.
동작시에, 링크 계층(320)은 싱글 엔드형 통신을 통해 PCIeTM 호환가능 TLP를 교환하도록 물리적 계층(350)에 대한 프로토콜을 지원할 수 있다. 예컨대, 물리적 계층(350)은 시간이 지남에 따라 트랜잭션 계층(310)에 의해 처리하는 TLP 및 링크 계층(320)에 의해 처리하는 DLLP를 다양하게 수신할 수 있다. 링크 계층(320)의 회로 로직(366)은 TLP 및 DLLP의 일부 또는 전부의 패킷 디코딩, ECC 체킹 및/또는 다른 예비 처리를 수행할 수 있다. 그 후, DMUX(340)는 서로 다른 각각의 처리를 위해 TLP 정보(346)와 DLLP 정보(342)를 다양하게 지향될 수 있다. 예컨대, TLP 정보(346)는 큐(314)를 수신하도록 전송될 수 있고, DLLP(342)는 링크 계층(344)의 DLLP 디코더(344)에 제공될 수 있다.
TLP 정보(346)에 기초하여, 트랜잭션 계층(310)은 링크 계층(320)의 DLLP 생성기(334)에 신호(322)로 통신될 수 있는 대응하는 수신 크레디트의 수를 결정할 수 있다. 신호(322)에 응답하여, DLLP 생성기(334)는 반대 멤버 프로토콜 스택의 링크 계층과의 후속 링크 제어 통신을 위해 예컨대, 하나 이상의 DLLP 패킷을 포함하는 DLLP 정보(336)를 생성할 수 있다. 부가적으로 또는 이와 달리, DLLP 디코더(344)는 링크 계층(320)의 링크 제어 유한 상태 머신(FSM)에 전력 상태 신호(326)를 제공할 수 있다. 신호(326)에 응답하여, 링크 제어(364)는 IC 칩(300) 및/또는 다른 프로토콜 스택의 IC 칩에 대한 다음 전력 상태를 다른 프로토콜 스택으로 시그널링할 수 있다.
DLLP 정보(342)에 기초하여, DLLP 디코더(344)는 트랜잭션 계층(310)에 신호(324)로 통신될 수 있는 대응하는 송신 크레디트의 수를 더 결정할 수 있다. 차례로, 트랜잭션 계층(310)은 예컨대, PCIeTM 기법에 따라 후속 TLP 패킷이 송신되는지 여부 및/또는 어떻게 송신되는지를 판정할 수 있다. 실시예에서, 링크 계층(320)은 송신 큐(330)로부터의 TLP 정보(332) 및 DLLP 생성기(334)로부터의 DLLP 정보(336)를 물리적 계층 로직(350)으로 선택적으로 제공하는 멀티플렉서(MUX)(338)를 더 포함한다. MUX(338)로부터의 그러한 정보는 패킷 캡슐화, 레인 맵핑, ECC 계산 및/또는 다른 처리를 제공하는 링크 계층(320)의 로직(326)에 우선 제공될 수 있다.
실시예에서, IC 칩(300)의 프로토콜 스택의 기능은 PCIeTM 사양에 따르는 데 필요할 수 있는 하나 이상의 교환에 선행하도록 온 패키지 상호접속부 사용 경우에 의해 제공된 기회를 활용한다. 예컨대, 링크 계층(320)은 TLP가 패키징된 장치의 프로토콜 스택 간에 성공적으로 교환되었는지 여부를 통신하도록 예컨대, PCIeTM의 긍정적 확인응답(ACK) 메시지와 부정적 확인응답(NACK) 메시지 중 하나 또는 둘 다를 포함하는 확인응답 정보의 교환을 지원하는 회로 로직과 무관하게 동작할 수 있다. 이와 달리 또는 또한, 링크 제어 FSM(364)과 같은 링크 계층(320)의 제어 로직은 하나 이상의 유형의 링크 트레이닝을 포함하거나 지원하는 상태 및/또는 상태 변환에 선행할 수 있다. 예컨대, 링크 계층(320)은 유휴 또는 다른 비교적 낮은 전력 상태에서 높은 전력 상태로의 전력 상태 변환을 구현할 수 있으며, 그러한 변환은 어떠한 링크 등화 트레이닝도 포함하지 않는다.
도 4는 실시예에 따라 IC 칩의 프로토콜 스택에서 링크 계층의 동작을 위한 상태 머신(400)의 요소를 도시한다. 상태 머신(400)은 예컨대, LL(132)(또는 LL(152))의 기능을 제공하도록 동작할 수 있다. 실시예에서, 상태 머신(400)은 링크 제어 FSM(364)과 같은 로직을 포함하거나 이것으로 동작한다.
상태 머신(400)은 예컨대, 플랫폼 리셋 이벤트에 이어서 진입될 수 있는 ㄹ리(410) 상태를 포함할 수 있다. 리셋(410)은 또한 지향될 때 디스에이블(430) 상태, 종결 시에 링크 리셋(432) 상태, 루프백이 완료될 때 루프백(428) 상태 또는 웨이크 이벤트에 응답하여 슬립(422) 상태 중 하나로부터 입력될 수 있다. 몇몇 실시예에서, 리셋(410) 이전의 링크 리셋(432)은 상태 머신(400)의 대부분의 다른 상태로부터 입력될 수 있다.
리셋(410)은 예컨대, 하나 이상의 수신기 회로의 교정 및/또는 전기적 3 상태로부터 송신 소음(quiet) 신호 상태로의 물리적 계층 송신기 콘택트의 변경을 포함하는 예비 물리적 계층 동작의 성능을 포함할 수 있다. 리셋(410)이 웨이크 동작을 완료한 후에, 상태 머신(400)의 센터(412) 상태는 물리적 계층 수신기 회로가 데이터의 적합한 샘플링을 위해 스트로브 지연을 조정하게 한다. 센터(412)는 링크가 초기화 링크 계층 패킷의 송신 및 수신을 준비하게 하도록 PHY 센터링 시퀀스와 링크 초기화 사이의 차단을 제공할 수 있다.
예컨대, 센터(412) 동안의 동작이 지향된 루프백을 나타내면 센터(412) 이후의 다음 상태는 루프백(428)이다. 그렇지 않으면, 상태 머신(400)은 센터(412)에서 링크 초기화(414) 상태로 진행한다. 링크 초기화(414)는 링크가 링크 계층 패킷을 사용하여 초기 링크 관리를 완료하게 할 수 있다. 예컨대, 링크 제어 LLP는 링크 통신이 건강하다는 표시로서 2 개의 IC의 각각의 프로토콜 스택 간에 교환될 수 있다. 이 상태는 또한 후속 상태, 활성(416)에서의 스크램블링의 인에이블 또는 디스에이블을 제어하는 데에 사용될 수 있다. 특정 실시예는 예컨대, 등화 트레이닝 및/또는 PCIe에 따라 구현될 수 있는 링크 트레이닝의 다른 유형에 선행함으로써 리셋(410)과 활성(416) 사이의 링크 관리 동작을 활용한다.
활성(416)은 TLP 전달을 준비할 때 흐름 제어 초기화 프로세스의 완료를 가능하게 한다. 흐름 제어 초기화 프로세스는 2 개의 프로토콜 스택을 통해 초기 크레디트 값을 통신할 수 있다. 이들 크레디트는 링크를 통해 TLP를 전달하기 전에 타깃 자원을 체크하기 위해 트랜잭션 계층에 의해 사용될 수 있다. 실시예에서, 활성(416)은 하나 이상의 측면에서 PCIe™ 링크 상태 L0에 대응한다. 실시예에서, 활성(416)으로부터 상태를 변경하는 것은 항상 업스트림 (송신) 장치의 제어 하에 있다. 다운스트림 (수신) 장치는 적합한 DLLP를 통해 상태의 변경을 요청할 수 있지만, 활성(416)의 변환은 업스트림 장치에 의해 제어될 수 있다.
도 5의 타이밍도(500)에 도시된 바와 같이, 예컨대, 활성(416)은 스트로브 신호(STRB)가 안정된 동안 시구간 활성(소음)(510)을 포함할 수 있다. 활성(소음)(510) 다음에 STRB의 초기 사이클링에 의해 표시되는 프리앰블 기간이 이어질 수 있다. 프리앰블 기간의 단위 간격 다음에, 신호 유효로 표시되는 시구간 활성(송신)(520)이 TLP 데이터 및 관련된 ECC 정보의 교환을 시작한다. 활성(송신)(520) 다음에 포스트앰블 시구간이 이어지고, 그 다음에 다른 활성(소음)(530)이 이어진다. 특정 실시예는 활성(송신)(520)에 대해 비교적 짧은 프리앰블 기간 및/또는 포스트앰블 기간을 제공하는데, 예컨대, 그러한 프리앰블/포스트앰블 기간은 (전형적으로 다수 마이크로초의 지속시간인 PCIe에 대한 해당 시구간과 반대로) 각각 50 나노초 미만이다.
활성(416)으로부터, 예컨대, 스트로브 신호 및/또는 데이터 패턴을 사용하여 PHY의 주기적 정렬을 가능하게 하도록 리센터(Recenter;418) 상태가 진입될 수 있다. 리센터(418)는 데이터의 적합한 샘플링을 위해 스트로브 지연을 조정하도록 PHY 수신기 회로를 제공할 수 있다. 리센터(418)는 링크가 TLP의 송신 및 수신을 준비하게 하는 초기화와 센터링 시퀀스 사이의 차단을 더 제공할 수 있다. 리센터(418)는 활성(416)으로부터 유휴(420) 상태 또는 스피드(426) 상태에 진입할 수 있다.
유휴(420)는 스트로브 신호가 전기적 유휴 상태와 활성(소음) 신호 상태 간에 상태를 변경하는 것을 고려하는 절전 상태이다. 슬립(422) 상태는 IC로부터 전력 및/또는 클록 신호의 제거를 준비할 수 있다. 슬립(422) 후에, 오프(242) 상태는 예컨대, 보조 전력이 이용가능한지 여부에 따라 PCIe™의 L2 또는 L3 전력 상태 중 하나에 있는 IC를 포함할 수 있다. 링크 주파수를 변경하는 데 사용되는 선택 상태인 스피드(426)는 리센터(418)에 후속한다. 루프백(428)은 활성(416)으로부터 또는 센터(412)로부터 예컨대, 지시된 루프백 모드에 진입될 수 있다. 루프백(428)은 링크가 활성(416) 까지 또는 활성(416)을 통해 초기화될 수 없는 경우 링크가 센터(412)로 리턴하도록 하는 데 사용될 수 있는 디버그 모드이다. 장치가 활성(416)과 리셋(416) 사이의 저전력 상태로 변환할 때 디스에이블링(430)이 진입된다.
특정 실시예는 예컨대, OPI 스택 및 PCIe™(또는 PCIe-호환가능) 프로토콜 스택을 포함하는 2 가지 가능한 프로토콜 스택 중 특정 프로토콜 스택을 구현하기 위해 IC 칩의 선택적인 구성을 다양하게 제공한다. 그러한 IC의 트랜잭션 계층 회로 및/또는 링크 계층 회로는 프로토콜 스택 중 어느 하나에 포함되도록 이용가능할 수 있다.
예컨대, 도 6은 실시예에 따른 집적 회로 칩(600)의 요소를 도시한다. IC 칩(600)은 예컨대, 칩(300)의 특징부 중 일부 또는 전부를 포함할 수 있다. 도 6에 도시된 바와 같이, IC 칩(600)의 프로토콜 스택은 (예컨대) 트랜잭션 계층(310), 링크 계층(320) 및 물리적 계층(350)의 각각의 기능을 제공하는 트랜잭션 계층(610), 링크 계층(620) 및 직렬 Phy(652)를 포함한다. IC 칩(600)은 예시적인 PCIe Phy(654)에 의해 표시된 바와 같이, 링크 계층(620) 및 트랜잭션 계층(610)을 가진 프로토콜 스택에서의 동작을 위해 싱글 엔드형 Phy(652)의 대안으로서 선택되는 데 이용가능한 다른 물리적 계층 회로를 더 포함할 수 있다.
예로서 및 비제한적으로, 트랜잭션 계층(610)은 각각 연쇄 큐(312) 및 수신 큐(314)에 기능적으로 대응하는 연쇄 큐(612) 및 수신 큐(614)를 포함할 수 있다. 유사하게, 링크 계층(620)의 MUX(638), DMUX(640), DLLP 생성기(634), DLLP 디코더(644) 및 송신 큐(630)는 각각 MUX(338), DMUX(340), DLLP 생성기(334), DLLP 디코더(344) 및 송신 큐(330)에 기능적으로 대응할 수 있다. 예컨대, DLLP 디코더(644)는 DMUX(640)로부터의 DLLP 정보에 기초하여 결정되는 송신 크레디트의 표시(624)를 트랜잭션 계층(610)에 제공할 수 있다. 이와 달리 또는 또한, 트랜잭션 계층(310)은 DMUX(640)로부터의 TLP 정보에 기초하여, 후속 DLLP를 생성할 때 사용할 수신 크레디트의 표시(622)를 DLLP 생성기(634)에 전달할 수 있다.
IC(600)의 구성 로직은 도 4의 상이한 음영 요소로 다양하게 나타낸 바와 같이 적어도 2 개의 가능한 프로토콜 스택 중 하나의 선택 및 구성을 고려할 수 있다. 실시예에서, IC 칩(600)의 구성은 방법(250)을 수행하는 것을 포함한다. 잠재적으로 구성가능한 프로토콜 스택은 서로 다른 각각의 물리적 계층 회로를 포함할 수 있고, 실시예에서, 트랜잭션 계층(610) 및 링크 계층(620)의 적어도 몇몇 회로 로직을 포함할 수 있다. 예컨대, 구성 로직(650)은 링크 계층(620)과 싱글 엔드형 Phy(652) 및 PCIe Phy(654) 중 하나(즉, 단 하나) 사이에서 다양하게 교환되도록 다양한 스위치, 퓨즈 또는 데이터, 제어, 전력, 클록 및/또는 다른 신호에 대한 경로를 선택하고 구성하도록 동작가능한 다른 회로 중 임의의 것을 포함할 수 있다.
이와 달리 또는 또한, 링크 계층(620)의 구성요소 및/또는 신호 경로는 선택적으로 선택된 프로토콜 스택 내의 동작에 포함되거나 동작으로부터 제외되도록 다양하게 구성될 수 있다. 예로서 및 비제한적으로, 싱글 엔드형 Phy(652)를 포함하는 제 1 프로토콜 스택의 구성은 제외를 위해 ACK/NACK 메시지 시그널링을 지원할 수 있는 링크 계층(620)의 하나 이상의 구성요소를 디스에이블링하거나 접속해제하거나 이와 달리 선택하는 것을 포함할 수 있다. TLP가 재전달되어야 하는지 여부를 판정하기 위해 PCIe™에서 사용되는 그러한 ACK/NACK 메커니즘은 온 패키지 상호접속부 사용 경우에 보다 효율적인 동작을 위해 제외될 수 있으며, TLP의 손실은 동일한 패키징 장치의 IC 칩들 사이의 통신시에 가능성이 낮다.
예시적인 실시예에서, 링크 계층(620)의 ACK/NACK 메커니즘은 DMUX로부터의 DLLP 정보가 이전에 송신된 TLP에 대한 ACK(또는 NACK)를 포함하거나 이와 달리 나타냄을 식별하는 ACK 로직(670)을 포함한다. 동작을 위해 인에이블링되면, ACK 로직(670)은 신호(672)로 ACk/NACK를 포워딩하거나 이와 달리 나타낼 수 있다. 신호(672)에 응답하여, 송신 큐(660)에 포함되거나 이에 연결된 재생 로직(660)은 이전에 송신된 TLP가 재송신되어야 하는지 여부를 판정할 수 있다. 따라서, 일 실시예에서, 제 1 프로토콜 스택의 구성은 ACK 로직(670)과 재생 로직(660) 중 하나 또는 양자 모두를 접속해제하고/하거나 디스에이블링하는 것을 포함할 수 있다. 반면에, (PCIe Phy(654)를 포함하는) 제 2 프로토콜 스택의 구성은 ACK 로직(670) 및/또는 재생 로직(660)의 동작을 접속하거나 이와 달리 인에이블링하는 것을 포함할 수 있다.
특정 실시예는 이것으로 제한되지 않지만, IC 칩(600)에 대한 프로토콜 스택을 구성하는 것은 이와 달리 또는 부가적으로 링크 계층(620)의 특정 CRC 메커니즘을 선택적으로 동작에 포함하거나 동작으로부터 제외하는 것을 포함할 수 있다. 예컨대, 링크 계층(620)은 DMUX(640)로부터 수신된 TLP에 대한 순환 중복 평가를 수행하는 CRC 체크 로직(666)을 포함할 수 있다. 유사하게, 링크 계층(620)은 IC 칩(600)으로부터 송신되는 TLP에 대한 순환 중복 값을 결정하는 CRC 생성기(662)를 포함할 수 있다. 수신된 TLP에 대한 CRC 에러 이벤트를 검출하는 것에 응답하여, CRC 체크 로직(666)은 (예컨대, DLLP 생성기(634)에 포함되거나 연결된) 재시도 로직(664)에 하나 이상의 TLP가 IC 칩(600)으로 재송신되어야 하는지 여부를 나타내는 제어 신호(668)를 전달할 수 있다. 따라서, 일 실시예에서, 제 1 프로토콜 스택의 구성은 CRC 체크 로직(666), 재시도 로직(664) 및 CRC 생성기(662)의 일부 또는 전부를 접속해제, 교환형 바이패싱 및/또는 디스에이블링하는 것을 포함할 수 있다. 반면에, (PCIe Phy(654)를 포함하는) 제 2 프로토콜 스택의 구성은 CRC 체크 로직(666), 재시도 로직(664) 및/또는 CRC 생성기(662)의 동작을 접속하거나 이와 달리 인에이블링하는 것을 포함할 수 있다.
부가적으로 또는 대안으로, 프로토콜 스택의 구성은 링크 계층(620)을 제어하기 위한, 예컨대, 링크 제어 FSM(680)의 하나 이상의 상태(685)를 포함하는 상태 머신 로직의 동작을 선택적으로 포함하거나 제외하는 것을 포함할 수 있다. 예컨대, 하나 이상의 상태(685)는 OPI 프로토콜 스택과 관련하여 구현되지 않는 PCIe™ 링크 계층 동작을 포함하거나 이에 대응할 수 있다.
도 7은 실시예에 따라 2 개의 프로토콜 스택 중 어느 하나를 제공하도록 구성가능한 IC 칩(700)의 요소를 도시한다. IC 칩(700)은 일 실시예에서 IC 칩(600)의 특징부의 일부 또는 전부를 포함할 수 있다. 도 7은 IC 칩(700)의 링크 계층 로직 및 트랜잭션 계층 로직(도시 생략)과 동작하는 기능적 요소를 도시한다. 그러한 링크 계층 로직 및 트랜잭션 계층 로직은 예컨대, 링크 계층(620) 및 트랜잭션 계층(610)의 기능의 일부 또는 전부를 포함할 수 있다.
실시예에서, IC 칩(700)은 IC 칩(700)으로부터 송신하기 위해 MUX(638)로부터 제공된 것과 같은 TLP 정보 및/또는 DLLP 정보를 통신하는 하나 이상의 신호 라인(710)을 포함한다. 이와 달리 또는 또한, IC 칩(700)은 DMUX(640)에 제공된 것과 같은 수신된 TLP 정보 및/또는 DLLP 정보를 통신하는 하나 이상의 다른 신호 라인(780)을 포함할 수 있다.
신호 라인(780)은 글루 로직(glue logic)(720) 및 비교적 저전력(LP)의 아날로그 프런트 엔드(AFE)(730)를 포함하는 제 1 회로 세트, 예컨대, Phy(652)에 연결되는 MUX 로직(770)으로부터 출력될 수 있다. MUX 로직(770)은 AFE(760)를 포함하는(또는 연결되는) Phy 로직(740)을 포함하는 제 2 회로 세트, 예컨대, PCIe Phy(654)에 더 연결될 수 있다. 실시예에서, LP AFE(730)의 동작에 대한 레벨, 범위 또는 다른 전압 특성은 대응하는 AFE(760)의 동작에 대한 특성에 비해 비교적 높을 수 있다.
실시예에서, MUX 로직(770)은 제 1 회로 세트 및 제 2 회로 세트 중 특정 회로 세트(예컨대, 단 하나)를 선택하도록 동작가능한 구성 로직(도시 생략)을 포함하고/하거나 연결된다. MUX 로직(770)은 선택된 회로 세트로부터의 신호를 하나 이상의 신호 라인(780)에 포워딩할 수 있다. 이와 달리, 선택되지 않은 다른 회로 세트는 디스에이블링됨으로써 프로토콜 스택으로부터 제외될 수 있으며, 예컨대, 글루 로직(720) 및/또는 LP AFE(730)(또는 이와 달리, Phy 로직(740) 및/또는 AFE(760))는 퓨징되거나, 스위칭되거나 이와 달리 하나 이상의 공급 전압 라인(도시 생략)으로부터 접속해제된다.
글루 로직(730)은 예컨대, AFE(730)를 통해 싱글 엔드형 통신을 가능하게 하는 링크 계층 회로 및/또는 물리적 계층 회로를 포함할 수 있으며, 예컨대, 그러한 싱글 엔드형 통신은 인텔® OPIO 아키텍처의 특징부의 일부 또는 전부를 갖는다. 예로서 및 비제한적으로, 글루 로직(720)은 측파대 FSM(360)과 같은 측파대 FSM(722)을 포함할 수 있다. 이와 달리 또는 또한, 글루 로직(720)은 IC 칩(700)으로부터 송신되는 TLP에 대한 패킷 캡슐화, 레인 맵핑, ECC 계산 등을 수행하는 로직(724)을 포함할 수 있다. 글루 로직(720)은 초기 패킷 디코딩, ECC 체킹 등을 수행하는 로직(728)을 더 포함할 수 있다. 실시예에서, 글루 로직(720)의 링크 제어 FSM(726)은 링크 제어 FSM(364)에 의해 제공된 것 중 적어도 일부와 같은 제어 메커니즘을 제공한다.
Phy 로직(740)은 PCIe에 따른 물리적 계층 동작을 수행하도록 구성된 다양한 회로 중 임의의 것을 포함할 수 있다. 예컨대, Phy 로직(740)의 송신 시퀀스는 송신기(764)와의 차동 신호 통신에 의해 송신되도록 TLP의 초기 PHY 처리를 구현하는 초기화 유닛(742)을 포함할 수 있다. Phy 로직(740)은 PCIe™ 사양에 따라 스크램블링 및 인코딩 처리를 각각 제공하는 스크램블러(744) 및 8b10 인코더(746)를 더 포함할 수 있다. 이에 대응하여, Phy 로직(740)의 수신 시퀀스는 PCIe™ 사양에 따라 수신된 TLP의 상호 처리를 수행하도록 8b10 디코더 및 블록 정렬 로직(748), 탄성 버퍼 및 디스크램블러(752)를 포함할 수 있다. Phy 로직(760)은 송신기(764)를 통한 싱글 엔드형 직렬 통신을 위한 병렬-직렬 변환 로직(P2S)(762)을 포함할 수 있다. Phy 로직(760)은 싱글 엔드형 직렬 통신으로서 수신기(766)에 의해 수신된 TLP 정보를 병렬화하기 위한 직렬-병렬 변환 로직(S2P)(762)을 더 포함할 수 있다.
도 8a는 실시예에 따른 IC 칩을 포함하는 패키징된 장치와 통신을 교환하는 시스템(800)의 요소를 도시한다. 시스템(800)은 랩탑 컴퓨터, 데스크탑 컴퓨터, 휴대형 장치(스마트폰, 태블릭, 팜탑 등), 게이밍 콘솔 또는 다른 그러한 시스템에 대한 것을 포함하지만 이것으로 제한되지 않는 다양한 하드웨어 플랫폼 중 임의의 것 중 하나를 포함할 수 있다. 실시예에서, 시스템(800)은 예컨대, 방법(250)에 따라 구성되는 하나 이상의 IC 칩을 포함한다.
시스템(800)은 허브(830), 예컨대, 플랫폼 제어기 허브, I/O 허브 등에 의해 나타낸 제 2 패키징된 장치에 연결되는 예시적인 중앙 처리 유닛(CPU)(810)에 의해 나타낸 바와 같이, 제 1 패키징된 장치를 포함할 수 있다. 실시예에서, CPU(810)의 제 1 IC 칩은 트랜잭션 계층(TL)(816), 링크 계층(LL)(818) 및 물리적 계층(PL)(820)을 포함하는 제 1 프로토콜 스택을 포함한다. 특정 실시예는 이것으로 제한되지 않지만, 제 1 IC 칩은 예시적인 하나 이상의 프로세서 코어(812a 내지 812n) 및 코어(812a 내지 812n)를 TL(814)에 연결하는 패브릭(814), 예컨대, 버스 패브릭에 의해 나타낸 바와 같이, 제 1 프로토콜 스택을 통해 교환된 통신을 위한 소스 및/또는 싱크를 더 포함할 수 있다. 이와 달리 또는 또한, 허브(830)의 제 2 IC 칩은 트랜잭션 계층(TL)(836), 링크 계층(LL)(838) 및 물리적 계층(PL)(832)을 포함하는 제 2 프로토콜 스택을 포함할 수 있다. 제 2 IC 칩은 예시적인 패브릭(840)에 의해 나타낸 바와 같이, 제 2 프로토콜 스택을 통해 교환된 통신을 위한 소스 및/또는 싱크를 더 포함할 수 있다.
실시예에서, CPU(810) 및 허브(830)는 예컨대, PCIe™ 사양에 따라 수행되는 차동 통신을 통해 TLP를 교환한다. 그러한 실시예에서, CPU(810)의 제 1 IC 칩은 제 1 IC 칩에 대한 적어도 2 개의 가능한 프로토콜 스택 중 하나의 선택을 위해 예컨대, CPU(810)를 형성하는 패키징 동안 또는 이후 그러나 시스템(800)으로의 CPU(810)의 통합 이전에 사전구성될 수 있다. 예컨대, PL(820)은 Phy 로직(740)의 특징부 중 일부 또는 전부를 포함할 수 있는데, 제 1 IC의 다른 PL(도시 생략)은 LL(818) 및 TL(816)와의 동작으로부터 디스에이블링된다. 이와 달리 또는 또한, 허브(830)의 제 2 IC 칩은 유사하게 사전구성될 수 있는데, 제 2 IC의 다른 PL(도시 생략)은 LL(834) 및 TL(836)와의 동작으로부터 디스에이블링된다.
도 8b는 실시예에 따라 IC 칩들 사이의 통신을 교환하는 패키지(850)의 요소를 도시한다. 패키지(850)는 예컨대, 패키지(100)의 특징부의 일부 또는 전부를 포함할 수 있다. 실시예에서, 패키지(850)는 예컨대, 방법(250)에 따라 구성되는 하나 이상의 IC 칩을 포함한다.
패키지(850)는 예시적인 프로세서 다이(852)에 의해 표시된 바와 같이 제 1 IC 칩 및 이에 연결된 제 2 IC 칩, 예컨대, 예시적인 통신 다이(870)를 포함할 수 있다. 실시예에서, 프로세서 다이(852)는 트랜잭션 계층(TL)(860), 링크 계층(LL)(862) 및 물리적 계층(PL)(864)을 포함하는 제 1 프로토콜 스택을 포함한다. 특정 실시예는 이것으로 제한되지 않지만, 프로세서 다이(852)는 예시적인 하나 이상의 프로세서 코어(854a 내지 854x) 및 코어(854a 내지 854x)를 TL(860)에 연결하는 패브릭(856)에 의해 나타낸 바와 같이, 제 1 프로토콜 스택을 통해 교환된 통신을 위한 소스 및/또는 싱크를 더 포함할 수 있다. 이와 달리 또는 또한, 통신 다이(870)는 트랜잭션 계층(TL)(876), 링크 계층(LL)(874) 및 물리적 계층(PL)(872)을 포함하는 제 2 프로토콜 스택을 포함할 수 있다. 통신 다이(870)는 예시적인 패브릭(840)에 의해 나타낸 바와 같이, 제 2 프로토콜 스택을 통해 교환된 통신을 위한 소스 및/또는 싱크를 더 포함할 수 있다.
실시예에서, 프로세서 다이(852) 및 통신 다이(870)는 본 명세서에서 논의된 바와 같은 특징부를 가진 싱글 엔드형 OPI 통신을 통해 TLP를 교환한다. 그러한 실시예에서, 프로세서 다이(852)는 예컨대, 프로세서 다이(852)에 대한 적어도 2 개의 가능한 프로토콜 스택 중 하나의 선택을 위해 예컨대, 프로세서 다이(852)를 형성하는 패키징 동안 또는 이후 및/또는 패키지(850)로의 프로세서 다이(852)의 통합 이전에 사전구성될 수 있다. 예컨대, PL(864)은 물리적 계층(350)의 특징부 중 일부 또는 전부를 포함할 수 있는데, 프로세서 다이(852)의 다른 PL(도시 생략), 예컨대, PCIe™PHY는 LL(862) 및 TL(860)와의 동작으로부터 디스에이블링된다. 이와 달리 또는 또한, 통신 다이(870)는 LL(874) 및 TL(876)와의 동작으로부터 디스에이블링되는 제 2 IC의 다른 PL(도시 생략)에 대해 유사하게 사전구성될 수 있다.
이제 도 9를 참조하면, 실시예에 따른 시스템(900)의 블록도가 도시된다. 도 9에 도시된 바와 같이, 멀티프로세서 시스템(900)은 포인트 투 포인트(P-P) 상호접속 시스템이며, P-P 상호접속부(950)를 통해 연결된 제 1 프로세서(970)와 제 2 프로세서(980)를 포함한다. 프로세서(970, 980)의 각각은 프로세서의 몇몇 버전일 수 있다. 2 개의 프로세서(970, 980)로 도시되지만, 본 발명의 범위가 이것으로 제한되지 않음을 이해해야 한다. 다른 실시예에서, 다양한 하나 이상의 추가적이거나 대안적인 프로세서 중 임의의 것이 시스템(900)에 존재할 수 있다.
프로세서(970, 980)는 집적 메모리 제어기 유닛(972, 982)을 각각 포함하는 것으로 도시된다. 프로세서(970)는 또한 버스 제어기 유닛의 일부로서 P-P 인터페이스(976, 978)도 포함할 수 있고, 이와 유사하게, 제 2 프로세서(980)는 P-P 인터페이스(986, 988)를 포함한다. 프로세서(970, 980)는 P-P 인터페이스 회로(978, 988)를 사용하여 P-P 인터페이스(950)를 통해 정보를 교환할 수 있다. 도 9에 도시된 바와 같이, IMC(972, 982)는 각각의 프로세서에 국부적으로 부착된 메인 메모리의 일부분일 수 있는 각각의 메모리, 즉, 메모리(932)와 메모리(934)에 프로세서를 연결한다. 프로세서(970, 980)는 포인트 투 포인트 인터페이스 회로(976, 994, 986, 998)를 사용하여 개별 P-P 인터페이스(952, 954)를 통해 칩셋(990)과 정보를 각각 교환할 수 있다. 칩셋(990)은 또한 고성능 그래픽 상호접속부(939)를 따라 인터페이스 회로(992)를 통해 고성능 그래픽 회로(938)와 정보를 교환할 수 있다. 칩셋(990)은 인터페이스(996)를 통해 제 1 버스(916)에 연결될 수 있다. 일 실시예에서, 제 1 버스(916)는 PCI(Peripheral Component Interconnect) 버스 또는 PCI Express와 같은 버스 또는 다른 제 3 세대 I/O 상호접속 버스일 수 있지만, 본 발명의 범위는 이것으로 제한되지 않는다.
도 9에 도시된 바와 같이, 다양한 I/O 장치(914)는 제 1 버스(916)에 연결될 수 있고/있거나 버스 브릿지(918)는 제 1 버스(916)를 제 2 버스(920)에 연결할 수 있다. 일 실시예에서, 제 2 버스(920)는 LPC(low pin count) 버스를 포함한다. 일 실시예에서, 다양한 장치 중 임의의 장치는 예컨대,키보드 및/또는 마우스(922), 통신 장치(927) 및 흔히 명령어/코드 및 데이터(930)를 포함하는 디스크 드라이브 또는 다른 대용량 저장 장치와 같은 저장 유닛(928)을 포함하는 제 2 버스(920)에 연결될 수 있다. 또한, 제 2 버스(920)에 연결된 오디오 I/O(924)가 도시된다. 다른 아키텍처가 가능하며, 포함된 구성요소와 상호접속 아키텍처가 변함에 주의해야 한다. 예컨대, 도 9의 포인트 투 포인트 아키텍처 대신에, 시스템은 멀티 드롭 버스(a multi-drop bus) 또는 다른 그러한 아키텍처를 구현할 수 있다.
시스템(900)은 집적 회로 및 그 집적 회로에 대한 하드웨어 인터페이스를 포함하는 장치를 포함할 수 있다. 예로서 및 비제한적으로, 그러한 장치는 프로세서(970), 프로세서(980), 칩셋(990)의 패키지(도시 생략), 메모리(932), 메모리(934) 및/또는 시스템(900)의 다양한 다른 구성요소 중 임의의 것을 포함할 수 있다.
집적 회로 칩들 사이의 통신을 교환하는 기법 또는 아키텍처가 본 명세서에 설명된다. 이상의 기술내용에서, 설명을 위해, 특정 실시예의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 설명된다. 그러나, 특정 실시예가 이들 특정 세부사항 없이도 실시될 수 있음은 당업자에게 자명하다. 다른 경우에, 기술내용을 불명료하게 하는 것을 방지하도록 구조체 및 장치는 블록도 형태로 도시된다.
본 명세서에서 "일 실시예" 또는 "실시예"라 함은 이 실시예와 관련하여 기술되는 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 그러므로, 본 명세서의 곳곳에 나타나 있는 어구들 "일 실시예에서"는 반드시 모두 동일한 실시예를 지칭하고 있는 것은 아니다.
본 명세서에서 상세한 설명의 일부는 컴퓨터 메모리 내의 데이터 비트에 대한 동작의 알고리즘 및 심볼 표현에 관하여 제공된다. 이들 알고리즘 기술 및 표현은 컴퓨팅 분야의 당업자의 작업 내용을 가장 효율적으로 전달하기 위해 그들에 의해 사용된 수단이다. 알고리즘은 여기서 그리고 일반적으로 원하는 결과를 야기하는 단계들의 자기-일관 시퀀스이도록 고안된다. 단계들은 물리량의 물리적 조작을 요구하는 단계들이다. 일반적으로, 반드시 그러한 것은 아니지만, 이들 양은 저장되고, 전송되며, 조합되고, 비교되며, 이와 달리 조작될 수 있는 전기 또는 자기 신호의 형태를 취한다. 주로 일반적인 용법의 이유로, 때때로 이들 신호를 비트, 값, 요소, 심볼, 문자, 용어, 숫자 등으로 지칭하는 것이 편리하다는 것이 증명되었다.
그러나, 이들 및 유사한 용어 전부는 적합한 물리량과 연관되어야 하며, 단지 이들 양에 적용되는 편리한 라벨일 뿐임을 명심해야 한다. 상기 논의로부터 자명한 것으로서 특별히 이와 다르게 언급되지 않는 한, 상세한 설명 전체에서, "처리" 또는 "컴퓨팅" 또는 "계산" 또는 "결정" 또는 "표시" 등과 같은 용어를 사용한 논의는 컴퓨터 시스템의 레지스터 및 메모리 내의 물리적 (전자) 양으로서 표현된 데이터를 컴퓨터 시스템 메모리 또는 레지스터 또는 다른 그러한 정보 저장, 송신 또는 표시 장치 내의 물리적 양으로서 유사하게 표현된 다른 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 장치의 동작 및 프로세스를 지칭한다.
특정 실시예는 또한 본 명세서의 동작을 수행하는 장치에 관한 것이다. 이 장치는 특히 요구되는 목적을 위해 구성될 수 있고, 컴퓨터 내에 저장된 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 재구성되는 범용 컴퓨터를 포함할 수 있다. 그러한 컴퓨터 프로그램은 플로피 디스크, 광디스크, CD-ROM 및 광자기 디스크를 포함하는 임의의 유형의 디스크, 예컨대, 동적 RAM(DRAM), EPROM, EEPROM과 같은 판독전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 또는 광학 카드, 또는 전자 명령어를 저장하기에 적합한 임의의 유형의 매체와 같지만 이것으로 제한되지 않는 컴퓨터 판독가능 저장 매체에 저장될 수 있고, 컴퓨터 시스템 버스에 연결될 수 있다.
본 명세서에 제시된 알고리즘 및 디스플레이는 본질적으로 임의의 특정 컴퓨터 또는 다른 장치에 관한 것은 아니다. 본 명세서의 교시에 따라 다양한 범용 시스템이 프로그램과 함께 사용될 수 있거나, 요구되는 방법 단계들을 수행하기 위해 보다 전문화된 장치를 구성하는 것이 편리하다는 것을 증명할 수 있다. 이들 다양한 시스템에 대해 요구되는 구조는 본 명세서의 설명으로부터 나타날 것이다. 또한, 특정 실시예는 임의의 특정 프로그래밍 언어와 관련하여 설명되지 않는다. 다양한 프로그래밍 언어가 그러한 실시예의 교시를 본 명세서에 설명된 바대로 구현하는 데 사용될 수 있음을 알아야 할 것이다.
본 명세서에 설명된 것 외에, 개시된 실시예 및 실시예의 구현에 대해 이의 범주로부터 벗어나지 않으면서 다양한 변경이 이루어질 수 있다. 그러므로, 본 명세서의 실례 및 예는 제한적인 의미가 아니라 예시적인 것으로 해석되어야 한다. 본 발명의 범주는 후속하는 특허청구범위만을 참조하여 판단되어야 한다.

Claims (20)

  1. 제 1 프로토콜 스택을 포함하는 제 1 집적 회로(IC) 칩으로서,
    상기 제 1 프로토콜 스택은
    트랜잭션 계층 패킷 정보의 차동 통신을 명시하는 입출력(I/O) 로드-스토어 아키텍처(load-store architecture)의 트랜잭션 계층 요구조건에 따라 동작을 수행하기 위한 제 1 트랜잭션 계층과,
    상기 제 1 트랜잭션 계층과 트랜잭션 계층 패킷(TLP)을 교환하기 위한 제 1 링크 계층 -각 TLP는 상기 I/O 로드-스토어 아키텍처에 의해 정의된 트랜잭션 계층 패킷 포맷과 호환가능한 각각의 포맷을 가짐- 과,
    제 2 IC 칩에 연결되고 싱글 엔드형 통신(single-ended communications)에 참여하여, 상기 제 2 IC 칩의 제 2 프로토콜 스택과 상기 TLP를 교환하기 위한 제 1 물리적 계층을 포함하는
    제 1 집적 회로(IC) 칩.
  2. 제 1 항에 있어서,
    상기 제 1 링크 계층과 상기 제 2 프로토콜 스택 사이의 임의의 통신은 상기 제 1 링크 계층이 상기 제 2 프로토콜 스택과 트랜잭션 계층 패킷이 성공적으로 교환되었는지 여부를 명시하는 임의의 확인응답 메시지를 교환하는 것과 무관한
    제 1 집적 회로(IC) 칩.
  3. 제 1 항에 있어서,
    상기 제 1 링크 계층과 상기 제 2 프로토콜 스택 사이의 임의의 통신은 상기 제 1 링크 계층이 트랜잭션 계층 패킷에 대해 임의의 순환 중복 검사(cyclic redundancy check) 계산을 수행하는 것과 무관한
    제 1 집적 회로(IC) 칩.
  4. 제 1 항에 있어서,
    상기 제 1 링크 계층에 의해 수행되는 임의의 링크 트레이닝은 링크 등화 트레이닝(link equalization training)과 다른 트레이닝인
    제 1 집적 회로(IC) 칩.
  5. 제 1 항에 있어서,
    상기 제 1 링크 계층은 상기 제 1 물리적 계층으로 하여금 데이터를 샘플링하기 위해 스트로브 신호의 지연을 조정하게 하는 제 1 상태를 포함한 링크 제어 상태 머신을 포함하는
    제 1 집적 회로(IC) 칩.
  6. 제 1 항에 있어서,
    상기 I/O 로드-스토어 아키텍처는 PCIe™(Peripheral Component Interconnect Express™) 사양에 기초한 트랜잭션 계층을 포함하는
    제 1 집적 회로(IC) 칩.
  7. 제 1 항에 있어서,
    복수의 프로세서 코어 및 상기 복수의 프로세서 코어를 상기 제 1 트랜잭션 계층에 연결하는 버스 패브릭(a bus fabric)을 더 포함하는
    제 1 집적 회로(IC) 칩.
  8. 패키징된 장치에서 수행되는 방법에 있어서,
    제 1 프로토콜 스택의 제 1 트랜잭션 계층과 상기 제 1 프로토콜 스택의 제 1 링크 계층 사이에서 트랜잭션 계층 패킷(TLP)을 교환하는 단계 -각 TLP는 트랜잭션 계층 패킷 정보의 차동 통신을 명시하는 입출력(I/O) 로드-스토어 아키텍처에 의해 정의된 트랜잭션 계층 패킷 포맷과 호환가능한 각각의 포맷을 가지며, 상기 제 1 트랜잭션 계층은 상기 I/O 로드-스토어 아키텍처의 트랜잭션 계층 요구조건에 따라 동작을 수행하고, 상기 패키징된 장치의 제 1 집적 회로(IC) 칩은 상기 제 1 프로토콜 스택을 포함함- 와,
    상기 제 1 프로토콜 스택의 제 1 물리적 계층과 제 2 프로토콜 스택 사이에서 싱글 엔드형 통신으로 상기 TLP를 교환하는 단계 -상기 패키징된 장치의 제 2 IC 칩은 상기 제 2 프로토콜 스택을 포함함- 를 포함하는
    방법.
  9. 제 8 항에 있어서,
    상기 제 1 링크 계층과 상기 제 2 프로토콜 스택 사이의 임의의 통신은 상기 제 1 링크 계층이 상기 제 2 프로토콜 스택과 트랜잭션 계층 패킷이 성공적으로 교환되었는지 여부를 명시하는 임의의 확인응답 메시지를 교환하는 것과 무관한
    방법.
  10. 제 8 항에 있어서,
    상기 제 1 링크 계층과 상기 제 2 프로토콜 스택 사이의 임의의 통신은 상기 제 1 링크 계층이 트랜잭션 계층 패킷에 대해 임의의 순환 중복 검사 계산을 수행하는 것과 무관한
    방법.
  11. 제 8 항에 있어서,
    상기 제 1 링크 계층에 의해 수행되는 임의의 링크 트레이닝은 링크 등화 트레이닝과 다른 트레이닝인
    방법.
  12. 제 8 항에 있어서,
    상기 제 1 링크 계층은 상기 제 1 물리적 계층으로 하여금 데이터를 샘플링하기 위해 스트로브 신호의 지연을 조정하게 하는 제 1 상태를 포함한 링크 제어 상태 머신을 포함하는
    방법.
  13. 제 8 항에 있어서,
    상기 I/O 로드-스토어 아키텍처는 PCIe™(Peripheral Component Interconnect Express™) 사양에 기초한 트랜잭션 계층을 포함하는
    방법.
  14. 제 8 항에 있어서,
    복수의 프로세서 코어 및 상기 복수의 프로세서 코어를 상기 제 1 트랜잭션 계층에 연결하는 버스 패브릭을 더 포함하는
    방법.
  15. 패키징된 장치로서,
    제 1 프로토콜 스택을 포함하는 제 1 집적 회로(IC) 칩과,
    상기 제 1 IC 칩에 연결된 제 2 IC 칩을 포함하되,
    상기 제 2 IC 칩은 제 2 프로토콜 스택을 포함하고,
    상기 제 2 프로토콜 스택은
    트랜잭션 계층 패킷 정보의 차동 통신을 명시하는 입출력(I/O) 로드-스토어 아키텍처의 트랜잭션 계층 요구조건에 따라 동작을 수행하기 위한 제 1 트랜잭션 계층과,
    상기 제 1 트랜잭션 계층과 트랜잭션 계층 패킷(TLP)을 교환하기 위한 제 1 링크 계층 -각 TLP는 상기 I/O 로드-스토어 아키텍처에 의해 정의된 트랜잭션 계층 패킷 포맷과 호환가능한 각각의 포맷을 가짐- 과,
    싱글 엔드형 통신에 참여하여, 제 1 프로토콜 스택과 상기 TLP를 교환하기 위한 제 1 물리적 계층을 포함하는
    패키징된 장치.
  16. 제 15 항에 있어서,
    상기 제 1 링크 계층과 상기 제 1 프로토콜 스택 사이의 임의의 통신은 상기 제 1 링크 계층이 트랜잭션 계층 패킷이 성공적으로 교환되었는지 여부를 명시하는 임의의 확인응답 메시지를 교환하는 것과 무관한
    패키징된 장치.
  17. 제 15 항에 있어서,
    상기 제 1 링크 계층과 상기 제 1 프로토콜 스택 사이의 임의의 통신은 상기 제 1 링크 계층이 트랜잭션 계층 패킷에 대해 임의의 순환 중복 검사 계산을 수행하는 것과 무관한
    패키징된 장치.
  18. 제 15 항에 있어서,
    상기 제 1 링크 계층에 의해 수행되는 임의의 링크 트레이닝은 링크 등화 트레이닝과 다른 트레이닝인
    패키징된 장치.
  19. 제 15 항에 있어서,
    상기 제 1 링크 계층은 상기 제 1 물리적 계층으로 하여금 데이터를 샘플링하기 위해 스트로브 신호의 지연을 조정하게 하는 제 1 상태를 포함한 링크 제어 상태 머신을 포함하는
    패키징된 장치.
  20. 제 15 항에 있어서,
    상기 I/O 로드-스토어 아키텍처는 PCIe™(Peripheral Component Interconnect Express™) 사양에 기초한 트랜잭션 계층을 포함하는
    패키징된 장치.
KR1020150023533A 2014-03-19 2015-02-16 트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템 KR101679333B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
MYPI2014700662A MY173962A (en) 2014-03-19 2014-03-19 Method, apparatus and system for single-ended communication of transaction layer packets
MYPI2014700662 2014-03-19

Publications (2)

Publication Number Publication Date
KR20150109259A true KR20150109259A (ko) 2015-10-01
KR101679333B1 KR101679333B1 (ko) 2016-11-24

Family

ID=54142265

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150023533A KR101679333B1 (ko) 2014-03-19 2015-02-16 트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템

Country Status (3)

Country Link
US (1) US9910814B2 (ko)
KR (1) KR101679333B1 (ko)
MY (1) MY173962A (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9501442B2 (en) * 2014-04-30 2016-11-22 Freescale Semiconductor, Inc. Configurable peripheral componenent interconnect express (PCIe) controller
CN106487721B (zh) * 2015-08-25 2019-10-08 新华三技术有限公司 网络设备和用于网络设备中的报文转发方法
US20170212579A1 (en) * 2016-01-25 2017-07-27 Avago Technologies General Ip (Singapore) Pte. Ltd. Storage Device With Power Management Throttling
US10127184B2 (en) 2016-09-27 2018-11-13 Intel Corporation Low overheard high throughput solution for point-to-point link
US10310585B2 (en) * 2016-10-27 2019-06-04 Qualcomm Incorporated Replacement physical layer (PHY) for low-speed peripheral component interconnect (PCI) express (PCIe) systems
US10963035B2 (en) * 2017-10-11 2021-03-30 Qualcomm Incorporated Low power PCIe
US11449453B2 (en) * 2020-04-16 2022-09-20 Mediatek Inc. Multi-package system using configurable input/output interface circuits for single-ended intra-package communication and differential inter-package communication

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100926658B1 (ko) * 2004-06-04 2009-11-17 퀄컴 인코포레이티드 고 데이터 레이트 인터페이스 장치 및 방법
JP2007026196A (ja) 2005-07-19 2007-02-01 Fuji Xerox Co Ltd Ｕｓｂテストモニタ回路
US8165133B2 (en) * 2006-12-22 2012-04-24 Broadcom Corporation Physical layer device with integrated switch
US20120173879A1 (en) * 2010-12-29 2012-07-05 General Instrument Corporation Secure transfer of data using a file transfer application over a usb transport layer
EP3506367A1 (en) 2011-09-30 2019-07-03 Intel Corporation Tungsten gates for non-planar transistors
US9536863B2 (en) 2011-12-22 2017-01-03 Intel Corporation Interconnection of a packaged chip to a die in a package utilizing on-package input/output interfaces
WO2013095549A1 (en) 2011-12-22 2013-06-27 Intel Corporation Low power, jitter and latency clocking with common reference clock signals for on-package input/output interfaces
WO2013095557A1 (en) 2011-12-22 2013-06-27 Intel Corporation Deterministic clock crossing
KR101789945B1 (ko) 2011-12-22 2017-10-25 인텔 코포레이션 온-패키지 입/출력 아키텍처
US9535865B2 (en) 2011-12-22 2017-01-03 Intel Corporation Interconnection of multiple chips in a package
WO2013095545A1 (en) 2011-12-22 2013-06-27 Intel Corporation Distributed electrostatic discharge protection for an on-package input/output architecture
WO2013095567A1 (en) 2011-12-22 2013-06-27 Intel Corporation Non-linear termination for an on-package input/output architecture
DE112011106026B4 (de) 2011-12-22 2023-01-05 Intel Corporation Vorrichtung, Tablet-Computer und System
WO2013095551A1 (en) 2011-12-22 2013-06-27 Intel Corporation Mechanisms for clock gating
TW201346572A (zh) * 2012-01-27 2013-11-16 Marvell World Trade Ltd 發送器設備及發送器系統
US8782321B2 (en) 2012-02-08 2014-07-15 Intel Corporation PCI express tunneling over a multi-protocol I/O interconnect
US8437343B1 (en) 2012-05-22 2013-05-07 Intel Corporation Optimized link training and management mechanism
US9594718B2 (en) * 2013-01-24 2017-03-14 Qualcomm Innovation Center, Inc. Hardware accelerated communications over a chip-to-chip interface
KR102108831B1 (ko) * 2014-01-22 2020-05-28 삼성전자주식회사 저전력을 위해 피지컬 레이어의 웨이크업 신호를 라우트할 수 있는 장치, 이의 동작 방법, 및 상기 장치를 포함하는 데이터 처리 시스템
US20160179739A1 (en) * 2014-12-17 2016-06-23 Intel Corporation Symmetrically coupled differential channel

Also Published As

Publication number Publication date
KR101679333B1 (ko) 2016-11-24
US9910814B2 (en) 2018-03-06
US20150269109A1 (en) 2015-09-24
MY173962A (en) 2020-02-28

Similar Documents

Publication Publication Date Title
US10282341B2 (en) Method, apparatus and system for configuring a protocol stack of an integrated circuit chip
KR101679333B1 (ko) 트랜잭션 계층 패킷의 싱글 엔드형 통신을 위한 방법, 장치 및 시스템
US9736276B2 (en) Packetized interface for coupling agents
US10180927B2 (en) Device, system and method for communication with heterogeneous physical layers
CN103890745B (zh) 集成知识产权(Ip)块到处理器中
KR101725536B1 (ko) Pcie 프로토콜 스택을 이용하는 저전력 phy의 동작을 위한 디바이스, 방법 및 시스템
US8831029B2 (en) Flexibly integrating endpoint logic into varied platforms
US8812758B2 (en) Mechanism to flexibly support multiple device numbers on point-to-point interconnect upstream ports
CN113227991B (zh) 替代协议选择
US10853289B2 (en) System, apparatus and method for hardware-based bi-directional communication via reliable high performance half-duplex link
CN109165178B (zh) 一种基于RapidIO的弹上系统SoC芯片间高速通信方法
US11693813B2 (en) Alternative protocol over physical layer
JP2003050788A (ja) 高レベル・データ・リンク・コントローラから多数個のディジタル信号プロセッサ・コアに信号を分配するための装置と方法
US7065601B2 (en) Interface for prototyping integrated systems
US20230342325A1 (en) Alternative protocol over physical layer
CN116685959A (zh) 支持pcie 6.0、cxl 3.0和upi 3.0协议的逻辑物理层接口规范

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant