JPH01223689A - デュアルポートメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ装置に係わり、特に二重化されたバス
からのアクセスを可能にするデュアルポートメモリ装置
に関する。

〔従来の技術〕

従来、この種のメモリとしてはビデオシステムに用いる
ものが知られている。

また、マルチプロセッサシステム間のメツセージ交換用
のものも知られている。

第４図は、この種の従来のデュアルボートメモリ１１０
基本構成を示したものである。ビデオ用メモリの場合は
、中央処理装置（ＣＰＵ’）１２と表示装置（ＣＲＴ）
１３０間に配置され、ＲＡＭボート側の読み出し／書き
込みボート１４を介してＣＰＵ１２からアクセスを受け
てデータの書き換えおよびリフレッシュが行われ、一方
ではシリアルボート側の読み出し専用ボート１６を介し
て画面データ１７を送出する。この場合、ＣＰＵＩ２に
対する動作とＣＲＴ１３に対する動作は１つのバスを介
して時分割で行うなどの工夫がなされる。シリアルポー
ト側では、データ転送ゲート１８にデータ転送りロック
１９を与え、このときだけデータ転送ゲート１８が開か
れ、デュアルポー）ＲＡＭＩＩのメモリセルとデータレ
ジスタ１９の間でデータ転送が行われる。このように構
成することにより、ＲＡＭボート側とシリアルポート側
は非同期に独立して動作でき、ＣＰＵ効率を上げること
ができる。

〔発明が解決しようとする課題〕

このような従来のデュアルポートメモリは、上記のよう
に、シリアルポート側は、直列アクセスできるので、Ｃ
ＲＴなどの表示装置にビデオ信号などのシリアルデータ
を送出するような場合には適している。しかしながら、
マルチＣＰＵ構成、例えば２つのＣＰＵが二重化された
バスから１つのメモリに対して同様に読み出しまたは書
き込みを行うことは不可能という欠点がある。仮に、上
記のように、時分割などで２つのアクセスのいずれかを
選択するようにしたとしても同期を取るための制御回路
やソフトウェアが複雑になるという問題がある。

そこで本発明の目的は、簡単なノ飄−ドウェア構成で、
２つのバスから直接アクセスでき、処理速度も従来の場
合に比べて改良されたデュアルポートメモリを提供する
ことにある。

〔課題を解決するための手段〕

本発明のデュアルポートメモリ装置は、アドレス情報を
入力する複数の二重化されたＸ側およびＹ側のアドレス
入力端子と、データを入出力する複数の二重化されたＸ
側およびＹ側データ入出力端子と、アドレス選択信号を
入力する二重化されたＸ側およびＹ側チップエネーブル
端子と、当該デュアルポートメモリ装置からの出力を句
能にする読み出し制御信号を入力する二重化されたＸ側
およびＹ側出力エネーブル端子と、書き込み制御信号を
入力する二重化されたＸ側およびＹ側書き込みエネーブ
ル端子と、Ｘ側からデータを読み出すときは、上記Ｘ側
チップエネーブル端子とＸ側出力エネーブル端子が共に
真で、Ｙ側チップエネーブル端子が偽のとき真になって
上記Ｘ側デー７入出力端子にデータを出力し、Ｘ側にデ
ータを書き込むときは、Ｙ側バスがアクセス中はＸ側チ
ップエネーブル端子と上記Ｘ側書き込みエネーブル端子
は共に真となるが、上記Ｙ側チップエネーブル端子が真
の間は偽のままでウェイトされ、Ｙ側バスのアクセスが
終了し、Ｙ側チップエネーブル端子が偽になると、真と
なり書き込み可能にするＸ側アクセス準備完了端子と、
Ｙ側に対してもこのＸ側アクセス準備完了端子と同様に
動作するＹ側アクセス準備完了端子とを具備している。

従って、本発明によるデュアルポートメモリを用いると
、Ｘ側およびＹ側アドレス入力端子と、Ｘ側およびＹ側
データ入出力端子を設け、さらに、Ｘ側またはＹ側から
のみ読み出しまたは書き込みを可能にするＸ側およびＹ
側アクセス準備完了端子を設けることにより、簡単なハ
ードウェア構成で、２つのバスから当該デュアルポート
メモリを直接アクセスすることが可能になる。また処理
速度も向上させることができる。

〔実施例〕

以下実施例につき本考案を詳細に説明する。

第１図は本実施例のデュアルポートメモリ装置を表わし
たものである。また、第２図は、第１図のデュアルポー
トメモリの各端子の機能をテーブルの形で示した図、第
３図は第１図の装置の動作タイミング図である。

第１図に示したように、本実施例のデュアルポートメモ
リ装置は、図示しないＸおよびＸ側バスからＸおよびＹ
側アドレス信号１１．１２を入力するＸおよびＹ側アド
レス入力端子１と１４を備える。また、Ｘ側およびＹ側
データ１６．１７を入出力するＸおよびＹ個入出力端子
１８および１９を備える。これらのＸ側およびＹ個入出
力端子１８．１９には、第２図の表に示したように、３
ステートバツフアが用いられる。

さらに、Ｘ側およびＹ側には、ＸおよびＹ側アドレス選
択信号２１．２２を入力するＸ側およびＹ側チップエネ
ーブル端子２３．２４を備える。

これらのＸ側およびＹ側チップエネーブル端子２３．２
４は、第２図の表に示したように負論理で動作する。以
下の端子も全て負論理で動作するものとする。

さらに、当該デュアルポートメモリ装置からＸ側および
Ｙ側読み出しデータの出力を可能にするＸ側およびＹ側
出力エネーブル信号２８．２９を人力するＸ側およびＹ
側出力エネーブル端子３１．３２を備える。同様に、Ｘ
側およびＹ側書き込みエネーブル信号３３．３４を人力
するＸ側およびＹ側書き込みエネーブル端子３５．３６
を備える。

そして、Ｘ側およびＹ側からのアクセスを制御するＸ側
およびＹ側アクセス準備完了信号３７．３８を授受する
Ｘ側およびＹ側アクセス準備完了端子３９．４０を備え
ている。さらに、電源端子４２と接地端子４３を備えて
いる。

次に、第３図によりデュアルポートメモリ装置の動作に
ついて説明する。

先ず、図示しないＸ側バスから当該デュアルポートメモ
リ装置に対しデータの読み出しを行う場合は次のように
なる。図示しないＸ側バスに接続されたＸ側アドレス入
力端子１３に入力されたＸ側アドレス信号１１がデコー
ドされる（第３図矢印５１）。このデコードの結果得ら
れるＸ側アドレス選択信号２１とＸ側出力エネーブル信
号２８が共に真で（第３図のローレベル）、かつ図示し
ないＸ側バスからのＹ側アドレス選択信号２２が偽のと
き、当該デュアルポートメモリ装置は、Ｘ側アクセス準
備完了端子３９のＸ側アクセス準備完了信号３７を真と
する（それぞれ、第３図の矢印５２．５３．５４）。こ
の結果、Ｘ側入出力端子１８から図示しないＸ側バスに
、Ｘ側データ１６としてＸ側読み出しデータ５５が出力
される。

そして、図示しないＸ側バスを制御している。ＣＰＵは
、Ｘ側アクセス準備完了信号３７が真になったことを認
知して、Ｘ側読み出しデータ５５を取り込み、Ｘ側出力
エネーブル信号２８を偽に戻しく第３図の矢印５７）、
次の状態に進む。

次に、当該デニアルポートメモリ装置は、Ｘ　（ＩＩＪ
出力エネーブル信号２８″が偽になるのを見ると、Ｘ側
アクセス準備完了信号３７を偽にしく第３図の矢印５８
）、Ｘ側入出力端子１８をハイインピーダンスにする。

この結果、Ｘ側データ１６は第３図の矢印６０の状態に
なる。

ここで、以上のようなＸ側バスからのデータの読み出し
動作中に、図示しないＸ側バスを制御しているＣＰＵが
当該デュアルポートメモリ装置からデータを読み出そう
とすると、次のようになる。

すなわち、Ｙ側アドレス選択信号２２とＹ側出力エネー
ブル信号２９は共に真となるが（第３図の矢印６２．６
３）、図示しないＸ側バスがアクセス中なので、Ｘ側ア
ドレス選択信号２１は真のままである。このとき、当該
デニアルポートメモリ装置は、このＸ側アドレス選択信
号２１が偽になるまでＹ側アクセス準備完了端子４０の
Ｙ側アクセス準備完了信号３８を偽のままにするく第３
図の矢印６４）。このため、図示しないＸ側バスのＣＰ
Ｕはウェイトされることになる。そして、Ｘ側アドレス
選択信号２１が偽、すなわち図示しないＸ側バスのアク
セスが終了した時点で始めて読み出し動作が可能になる
（第３図の矢印６６．７１）。そして、Ｘ側の場合と同
様の動作により、Ｙ側読み出しデータ７３（第３図）が
得られる。

書き込み動作も同様に行われる。

今、図示しないＸ側バスがアクセス中に、図示しないＸ
側バスのＣＰＵが当該デニアルポートメモリ装置に対し
て書き込み動作を行う場合について説明すると次のよう
になる。Ｘ側アドレス選択信号２１とＸ側書き込みエネ
ーブル信号３３は共に真になる。ただし、Ｙ側アドレス
選択信号２２が真の間はＸ側アクセス準備完了信号３７
は偽のままで、ウェイトされる（第３図の矢印７４．７
６）。ここで、図示しないＹ側バスのアクセスが終了し
、Ｙ側アドレス選択信号２２が偽となると、Ｘ側アクセ
ス準備完了信号３７は真となる（第３図の矢印７８．８
０）。この結果、書き込み動作が可能になり、Ｘ側書き
込みデータ８２（第３図）が当該デュアルポートメモリ
装置に書き込まれる。

以下同様にして、それぞれの側からの読み出し、書き込
み動作が行われる。このようにして、Ｘ側アクセス準備
完了信号３７およびＹ側アクセス準備完了信号３８を制
御することにより、当該デュアルポートメモリ装置内の
メモリセルをＸ側およびＹ側のバスが同時にアクセスで
きないようになされる。

〔発明の効果〕

以上説明したように本発明によるデュアルポートメモリ
装置は、アドレス入力端子と、データ入出力端子、およ
び各種制御信号端子を全て二重化することにより、２つ
のバスからの当該デュアルポートメモリ装置に対する直
接アクセスを可能にする効果がある。また、２つのＣＰ
Ｕが１つの７ｓｌスを切り換えてアクセスする場合に比
べると、ハードウェア構成が簡単になり、かつ処理速度
も改善できる効果がある。

【図面の簡単な説明】

第１図は本発明によるデュアルポートメモリの一実施例
の端子配置を示す図、第２図は第１図の実施例の各端子
の機能をテーブルの形で示した図、第３図は第１図の実
施例の動作タイミングを示す図、第４図は従来例を示す
図である。 １３・・・・・・Ｘ側アドレス入出力端子、１４・・・
・・Ｙ側アドレス入出力端子、１８・・・・・・Ｘ側入
出力端子、 １９・・・・・Ｙ側入出力端子、 ２３・・・・・・Ｘ側チップエネーブル端子、２４・・
・・・・Ｙ側チップエネーブル端子、３１・・・・・・
Ｘ側出力エネーブル端子、３２・・・・・・Ｙ副出力エ
ネーブル端子、３５・・・・・・Ｘ側書き込みエネーブ
ル端子、３６・・・・・・Ｙ側書き込みエネーブル端子
、３９・・・・・・Ｘ側アクセス準備完了端子、４０・
・・・・・Ｙ側アクセス準備完了端子。 出願人　　　　　日本電気株式会社 代理人　　　　　弁理士　　山内　梅雄島２図

Claims (1)

1. 【特許請求の範囲】 アドレス情報を入力する複数の二重化されたＸ側および
   Ｙ側アドレス端子と、 データを入出力する複数の二重化されたＸ側およびＹ側
   データ入出力端子とアドレス選択信号を入力する二重化
   されたＸ側およびＹ側チップエネーブル端子と、 当該デュアルポートメモリ装置からの出力を可能にする
   出力エネーブル信号を入力する二重化されたＸ側および
   Ｙ側出力エネーブル端子と、書き込みを可能とする書き
   込みエネーブル信号を入力する二重化されたＸ側および
   Ｙ側書き込みエネーブル端子と、 Ｘ側からデータを読み出すときは、前記Ｘ側チップエネ
   ーブル端子とＸ側出力エネーブル端子が共に真で、Ｙ側
   チップエネーブル端子が偽のとき真になって前記Ｘ側デ
   ータ入出力端子にデータを出力し、Ｘ側にデータを書き
   込むときは、Ｙ側バスがアクセス中はＸ側チップエネー
   ブル端子と前記Ｘ側書き込みエネーブル端子は共に真と
   なるが、前記Ｙ側チップエネーブル端子が真の間は偽の
   ままでウェイトされ、Ｙ側バスのアクセスが終了し、Ｙ
   側チップエネーブル端子が偽になると真となり書き込み
   を可能にするＸ側アクセス準備完了端子と、 Ｙ側に対してもこのＸ側アクセス準備完了端子と同様に
   動作するＹ側アクセス準備完了端子、とを具備すること
   を特徴とするデュアルポートメモリ装置。