JPH06337847A - マルチプロセッサ装置 - Google Patents
マルチプロセッサ装置Info
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- JPH06337847A JPH06337847A JP5151230A JP15123093A JPH06337847A JP H06337847 A JPH06337847 A JP H06337847A JP 5151230 A JP5151230 A JP 5151230A JP 15123093 A JP15123093 A JP 15123093A JP H06337847 A JPH06337847 A JP H06337847A
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Abstract
(57)【要約】
【目的】 メインＣＰＵと、１または複数のサブＣＰＵ
と、前記メインＣＰＵおよびサブＣＰＵの双方からアク
セス可能なデュアルポ−トＲＡＭとを備えたマルチプロ
セッサ装置において、各サブＣＰＵの状態を参照するの
に、できるだけメインＣＰＵの処理時間を浪費しないよ
うにしてメインＣＰＵの処理能力を最大限に引き出すこ
とができるようにすることを目的とする。 【構成】 前記メインＣＰＵのアドレスマップ上に、前
記デュアルポ−トＲＡＭの対応領域とは別に、各デュア
ルポ−トＲＡＭの状態を示すステータス領域を設け、こ
のステータス領域をメインＣＰＵよりアクセスすること
を可能とするデコ−ド回路を備えたことを特徴とする。
と、前記メインＣＰＵおよびサブＣＰＵの双方からアク
セス可能なデュアルポ−トＲＡＭとを備えたマルチプロ
セッサ装置において、各サブＣＰＵの状態を参照するの
に、できるだけメインＣＰＵの処理時間を浪費しないよ
うにしてメインＣＰＵの処理能力を最大限に引き出すこ
とができるようにすることを目的とする。 【構成】 前記メインＣＰＵのアドレスマップ上に、前
記デュアルポ−トＲＡＭの対応領域とは別に、各デュア
ルポ−トＲＡＭの状態を示すステータス領域を設け、こ
のステータス領域をメインＣＰＵよりアクセスすること
を可能とするデコ−ド回路を備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、マルチプロセッサ装置
におけるＣＰＵ間の通信方式に関する。
におけるＣＰＵ間の通信方式に関する。
【０００２】
【従来の技術】図５は、従来のマルチプロセッサ装置の
構成例を示すブロック図である。以下、本図に基づい
て、デュアルポ−トＲＡＭ（以下、ＤＰＲＡＭという）
を用いたマルチプロセッサ通信における従来技術につい
て説明する。
構成例を示すブロック図である。以下、本図に基づい
て、デュアルポ−トＲＡＭ（以下、ＤＰＲＡＭという）
を用いたマルチプロセッサ通信における従来技術につい
て説明する。
【０００３】図５に示すシステムは、１つのメインＣＰ
Ｕ５０１と、３つのサブＣＰＵ５０２〜５０４と、これ
らのサブＣＰＵ５０２〜５０４に対応するＤＰＲＡＭ５
０５〜５０７と、メインＣＰＵ５０１がＤＰＲＡＭ５０
５〜５０７をアクセスする際にアドレスのＤＰＲＡＭ領
域のバンク切り替えを行うバンク切り替え回路５０８と
を有する。
Ｕ５０１と、３つのサブＣＰＵ５０２〜５０４と、これ
らのサブＣＰＵ５０２〜５０４に対応するＤＰＲＡＭ５
０５〜５０７と、メインＣＰＵ５０１がＤＰＲＡＭ５０
５〜５０７をアクセスする際にアドレスのＤＰＲＡＭ領
域のバンク切り替えを行うバンク切り替え回路５０８と
を有する。
【０００４】また、図６は、上記メインＣＰＵ５０１の
メモリマップを示す説明図である。図６において、第一
サブＣＰＵ対応領域６０１、第二サブＣＰＵ対応領域６
０２、第三サブＣＰＵ対応領域６０３は、いわゆるメモ
リバンク構造になっており、同一アドレス上にマッピン
グされていて、バンク切り替え回路５０８により、各バ
ンクを切り替えてアクセスする。
メモリマップを示す説明図である。図６において、第一
サブＣＰＵ対応領域６０１、第二サブＣＰＵ対応領域６
０２、第三サブＣＰＵ対応領域６０３は、いわゆるメモ
リバンク構造になっており、同一アドレス上にマッピン
グされていて、バンク切り替え回路５０８により、各バ
ンクを切り替えてアクセスする。
【０００５】そして、第一サブＣＰＵ対応領域６０１
は、ＤＰＲＡＭ５０５の領域に対応し、同様に第二サブ
ＣＰＵ対応領域６０２は、ＤＰＲＡＭ５０６の領域に対
応し、第三サブＣＰＵ対応領域６０３は、ＤＰＲＡＭ５
０７の領域に対応している。
は、ＤＰＲＡＭ５０５の領域に対応し、同様に第二サブ
ＣＰＵ対応領域６０２は、ＤＰＲＡＭ５０６の領域に対
応し、第三サブＣＰＵ対応領域６０３は、ＤＰＲＡＭ５
０７の領域に対応している。
【０００６】各ＤＰＲＡＭの領域は、図７に示すような
構成をしており、サブＣＰＵ側からメインＣＰＵ側へ状
態を示す領域（ステ−タス領域という）７０１が、ＤＰ
ＲＡＭ領域の一部に存在している。
構成をしており、サブＣＰＵ側からメインＣＰＵ側へ状
態を示す領域（ステ−タス領域という）７０１が、ＤＰ
ＲＡＭ領域の一部に存在している。
【０００７】以上のような構成において、メインＣＰＵ
は、サブＣＰＵとの間で通信を行うために、各サブＣＰ
Ｕに対応するＤＰＲＡＭ領域のステ−タス領域をポ−リ
ングしていく。
は、サブＣＰＵとの間で通信を行うために、各サブＣＰ
Ｕに対応するＤＰＲＡＭ領域のステ−タス領域をポ−リ
ングしていく。
【０００８】このときメインＣＰＵは、まず、バンク切
り替え回路５０８により、ＤＰＲＡＭ５０５を選択し
て、メモリバンク領域でＤＰＲＡＭ５０５にアクセスで
きるようにして、ＤＰＲＡＭ５０５のステ−タス領域を
読み、そのステ−タス情報によってはサブＣＰＵ５０２
との通信に必要な処理、つまりＤＰＲＡＭの他の領域を
読む等の処理を行う。また、ステ−タス情報がサブＣＰ
Ｕ５０２との通信の処理の必要を示していないときは、
通信の処理を行わずに次の処理に移る。
り替え回路５０８により、ＤＰＲＡＭ５０５を選択し
て、メモリバンク領域でＤＰＲＡＭ５０５にアクセスで
きるようにして、ＤＰＲＡＭ５０５のステ−タス領域を
読み、そのステ−タス情報によってはサブＣＰＵ５０２
との通信に必要な処理、つまりＤＰＲＡＭの他の領域を
読む等の処理を行う。また、ステ−タス情報がサブＣＰ
Ｕ５０２との通信の処理の必要を示していないときは、
通信の処理を行わずに次の処理に移る。
【０００９】その後、バンク切り替え回路５０８をＤＰ
ＲＡＭ５０６が選択されるようにして、ＤＰＲＡＭ５０
５の場合と同様に、ステ−タス領域を呼んで必要な処理
を行い、次にバンク切り替え回路５０８をＤＰＲＡＭ５
０７が選択されるようにして、ＤＰＲＡＭ５０７につい
ても同様に処理を行う。
ＲＡＭ５０６が選択されるようにして、ＤＰＲＡＭ５０
５の場合と同様に、ステ−タス領域を呼んで必要な処理
を行い、次にバンク切り替え回路５０８をＤＰＲＡＭ５
０７が選択されるようにして、ＤＰＲＡＭ５０７につい
ても同様に処理を行う。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来例では、サブＣＰＵとの通信処理の必要の有無にかか
わらず、各ＤＰＲＡＭ領域のステ−タス領域を読み出す
ために、必ずバンク切り替えを行わなければならず、各
ステ−タス領域をポ−リングする際のバンク切り替えの
ために、多大な時間を必要として、メインＣＰＵの全体
的な処理能力を非常に低下させていた。
来例では、サブＣＰＵとの通信処理の必要の有無にかか
わらず、各ＤＰＲＡＭ領域のステ−タス領域を読み出す
ために、必ずバンク切り替えを行わなければならず、各
ステ−タス領域をポ−リングする際のバンク切り替えの
ために、多大な時間を必要として、メインＣＰＵの全体
的な処理能力を非常に低下させていた。
【００１１】本発明は、各ステ−タス領域のアクセス
に、できるだけメインＣＰＵの処理時間を浪費しないよ
うにしてメインＣＰＵの処理能力を最大限に引き出すこ
とができるマルチプロセッサ装置を提供することを目的
とする。
に、できるだけメインＣＰＵの処理時間を浪費しないよ
うにしてメインＣＰＵの処理能力を最大限に引き出すこ
とができるマルチプロセッサ装置を提供することを目的
とする。
【００１２】
【課題を解決するための手段】本発明は、メインＣＰＵ
と、１または複数のサブＣＰＵと、前記メインＣＰＵお
よびサブＣＰＵの双方からアクセス可能なデュアルポ−
トＲＡＭとを備え、前記デュアルポ−トＲＡＭは、前記
サブＣＰＵに対応した１または複数の対応領域に分か
れ、その対応領域が、前記メインＣＰＵおよび前記対応
領域に対応するサブＣＰＵからのみアクセス可能とした
マルチプロセッサ装置において、前記メインＣＰＵのア
ドレスマップ上に、前記デュアルポ−トＲＡＭの対応領
域とは別に、各デュアルポ−トＲＡＭの状態を示すステ
ータス領域を設け、このステータス領域をメインＣＰＵ
よりアクセスすることを可能とするデコ−ド回路を備え
たことを特徴とする。
と、１または複数のサブＣＰＵと、前記メインＣＰＵお
よびサブＣＰＵの双方からアクセス可能なデュアルポ−
トＲＡＭとを備え、前記デュアルポ−トＲＡＭは、前記
サブＣＰＵに対応した１または複数の対応領域に分か
れ、その対応領域が、前記メインＣＰＵおよび前記対応
領域に対応するサブＣＰＵからのみアクセス可能とした
マルチプロセッサ装置において、前記メインＣＰＵのア
ドレスマップ上に、前記デュアルポ−トＲＡＭの対応領
域とは別に、各デュアルポ−トＲＡＭの状態を示すステ
ータス領域を設け、このステータス領域をメインＣＰＵ
よりアクセスすることを可能とするデコ−ド回路を備え
たことを特徴とする。
【００１３】
【実施例】図１は、本発明の一実施例の構成を示すブロ
ック図である。
ック図である。
【００１４】この実施例におけるマルチプロセッサ装置
は、１つのメインＣＰＵ１０１と、４つのサブＣＰＵ１
０２〜１０５と、各サブＣＰＵ１０２〜１０５に対応す
るＤＰＲＡＭ１０６〜１０９と、バンク切り替え回路１
１０とを有する。
は、１つのメインＣＰＵ１０１と、４つのサブＣＰＵ１
０２〜１０５と、各サブＣＰＵ１０２〜１０５に対応す
るＤＰＲＡＭ１０６〜１０９と、バンク切り替え回路１
１０とを有する。
【００１５】バンク切り替え回路１１０は、メインＣＰ
Ｕ１０１がＤＰＲＡＭ１０６〜１０９をアクセスする際
に、アドレスのＤＰＲＡＭ領域のバンク切り替えを行
い、また、メインＣＰＵ１０１からのバンクアドレス信
号（ＢＡ０、ＢＡ１）１１５、１１６およびアドレスバ
ス信号１１１をデコ−ドして、メインＣＰＵ１０１から
のアドレスバス信号１１１をＤＰＲＡＭ１０６〜１０９
用のＤＰＲＡＭ用アドレスバス信号１１４に変換する。
Ｕ１０１がＤＰＲＡＭ１０６〜１０９をアクセスする際
に、アドレスのＤＰＲＡＭ領域のバンク切り替えを行
い、また、メインＣＰＵ１０１からのバンクアドレス信
号（ＢＡ０、ＢＡ１）１１５、１１６およびアドレスバ
ス信号１１１をデコ−ドして、メインＣＰＵ１０１から
のアドレスバス信号１１１をＤＰＲＡＭ１０６〜１０９
用のＤＰＲＡＭ用アドレスバス信号１１４に変換する。
【００１６】また、アドレスバス信号１１１は、メイン
ＣＰＵ１０１がメモリをアクセスするための信号であ
り、デ−タバス信号１１２は、メインＣＰＵ１０１がメ
モリをアクセスし、デ−タの送受を行うための信号であ
る。
ＣＰＵ１０１がメモリをアクセスするための信号であ
り、デ−タバス信号１１２は、メインＣＰＵ１０１がメ
モリをアクセスし、デ−タの送受を行うための信号であ
る。
【００１７】コントロ−ルバス信号１１３は、メインＣ
ＰＵ１０１がメモリをアクセスするためのリ−ド信号、
ライト信号を含む信号であり、ＤＰＲＡＭ用アドレスバ
ス信号１１４は、バンク切り替え回路１１０によってＤ
ＰＲＡＭ用のアドレスに変換された信号である。
ＰＵ１０１がメモリをアクセスするためのリ−ド信号、
ライト信号を含む信号であり、ＤＰＲＡＭ用アドレスバ
ス信号１１４は、バンク切り替え回路１１０によってＤ
ＰＲＡＭ用のアドレスに変換された信号である。
【００１８】バンクアドレス信号（ＢＡ０、ＢＡ１）１
１５、１１６は、メインＣＰＵ１０１の出力ポ−トから
出力されるＤＰＲＡＭ領域のバンクの指定を行うための
信号であり、ＤＰＲＡＭセレクト信号１１７〜１２０
は、各ＤＰＲＡＭ１０６〜１０９へのアクセスの指定を
行うための信号である。
１５、１１６は、メインＣＰＵ１０１の出力ポ−トから
出力されるＤＰＲＡＭ領域のバンクの指定を行うための
信号であり、ＤＰＲＡＭセレクト信号１１７〜１２０
は、各ＤＰＲＡＭ１０６〜１０９へのアクセスの指定を
行うための信号である。
【００１９】チップセレクト信号１２１は、サブＣＰＵ
１０２がＤＰＲＡＭ１０６へのアクセスの指定を行うた
めの信号であり、チップセレクト信号１２２は、サブＣ
ＰＵ１０３がＤＰＲＡＭ１０７へのアクセスの指定を行
うための信号である。
１０２がＤＰＲＡＭ１０６へのアクセスの指定を行うた
めの信号であり、チップセレクト信号１２２は、サブＣ
ＰＵ１０３がＤＰＲＡＭ１０７へのアクセスの指定を行
うための信号である。
【００２０】チップセレクト信号１２３は、サブＣＰＵ
１０４がＤＰＲＡＭ１０８へのアクセスの指定を行うた
めの信号であり、チップセレクト信号１２４は、サブＣ
ＰＵ１０５がＤＰＲＡＭ１０９へのアクセスの指定を行
うための信号である。
１０４がＤＰＲＡＭ１０８へのアクセスの指定を行うた
めの信号であり、チップセレクト信号１２４は、サブＣ
ＰＵ１０５がＤＰＲＡＭ１０９へのアクセスの指定を行
うための信号である。
【００２１】ＣＰＵバス信号１２５は、サブＣＰＵ１０
２がＤＰＲＡＭ１０６へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
２がＤＰＲＡＭ１０６へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
【００２２】ＣＰＵバス信号１２６は、サブＣＰＵ１０
３がＤＰＲＡＭ１０７へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
３がＤＰＲＡＭ１０７へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
【００２３】ＣＰＵバス信号１２７は、サブＣＰＵ１０
４がＤＰＲＡＭ１０８へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
４がＤＰＲＡＭ１０８へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
【００２４】ＣＰＵバス信号１２８は、サブＣＰＵ１０
５がＤＰＲＡＭ１０９へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
５がＤＰＲＡＭ１０９へアクセスするための、アドレス
バス、デ−タバス、リ−ド信号、ライト信号等のコント
ロ−ルバスを含む信号である。
【００２５】図３は、メインＣＰＵ１０１のメモリマッ
プを示す説明図である。
プを示す説明図である。
【００２６】同図において、領域３０１は、サブＣＰＵ
１０２に対応しているＤＰＲＡＭ１０６のＤＰＲＡＭ領
域であり、領域３０２は、サブＣＰＵ１０３に対応して
いるＤＰＲＡＭ１０７のＤＰＲＡＭ領域である。
１０２に対応しているＤＰＲＡＭ１０６のＤＰＲＡＭ領
域であり、領域３０２は、サブＣＰＵ１０３に対応して
いるＤＰＲＡＭ１０７のＤＰＲＡＭ領域である。
【００２７】領域３０３は、サブＣＰＵ１０４に対応し
ているＤＰＲＡＭ１０８のＤＰＲＡＭ領域であり、領域
３０４は、サブＣＰＵ１０５に対応しているＤＰＲＡＭ
１０９のＤＰＲＡＭ領域である。
ているＤＰＲＡＭ１０８のＤＰＲＡＭ領域であり、領域
３０４は、サブＣＰＵ１０５に対応しているＤＰＲＡＭ
１０９のＤＰＲＡＭ領域である。
【００２８】以上のＤＰＲＡＭ領域３０１〜３０４は、
メモリバンク構造を有している。
メモリバンク構造を有している。
【００２９】さらに、各ＤＰＲＡＭ領域は、図４に示す
ように、サブＣＰＵ側からメインＣＰＵ側へサブＣＰＵ
の状態を示す領域であるステ−タス領域と、サブＣＰＵ
とメインＣＰＵがデ−タの送受を行う通信デ−タ領域に
分割されている。
ように、サブＣＰＵ側からメインＣＰＵ側へサブＣＰＵ
の状態を示す領域であるステ−タス領域と、サブＣＰＵ
とメインＣＰＵがデ−タの送受を行う通信デ−タ領域に
分割されている。
【００３０】各ＤＰＲＡＭのステ−タス領域は、図３の
ステ−タス参照領域３０５に示すように、ＤＰＲＡＭ領
域３０１〜３０４のバンクアドレスとは別のアドレスに
おいてもメインＣＰＵからアクセスできるようになって
いる。
ステ−タス参照領域３０５に示すように、ＤＰＲＡＭ領
域３０１〜３０４のバンクアドレスとは別のアドレスに
おいてもメインＣＰＵからアクセスできるようになって
いる。
【００３１】ステ−タス参照領域３０５においては、領
域３０６がＤＰＲＡＭ領域３０１のステ−タス領域に対
応し、領域３０７がＤＰＲＡＭ領域３０２のステ−タス
領域に対応し、領域３０８がＤＰＲＡＭ領域３０３のス
テ−タス領域に対応し、領域３０９がＤＰＲＡＭ領域３
０４のステ−タス領域に対応する。
域３０６がＤＰＲＡＭ領域３０１のステ−タス領域に対
応し、領域３０７がＤＰＲＡＭ領域３０２のステ−タス
領域に対応し、領域３０８がＤＰＲＡＭ領域３０３のス
テ−タス領域に対応し、領域３０９がＤＰＲＡＭ領域３
０４のステ−タス領域に対応する。
【００３２】なお、本実施例では、各ＤＰＲＡＭ領域
は、それぞれ３２バイトとし、また各ＤＰＲＡＭのステ
−タス領域は１バイトとして説明する。
は、それぞれ３２バイトとし、また各ＤＰＲＡＭのステ
−タス領域は１バイトとして説明する。
【００３３】図２は、バンク切り替え回路部１１０の内
部の詳細な構成を示すブロック図である。
部の詳細な構成を示すブロック図である。
【００３４】同図において、デコーダ２０１は、メイン
ＣＰＵ１０１からのアドレスバス信号をデコ−ドして、
メモリバンク構造のＤＰＲＡＭ領域をアクセスするとき
アクティブになる信号２１３と、ステ−タス参照領域３
０５をアクセスするときアクティブになる信号２１４を
生成する。
ＣＰＵ１０１からのアドレスバス信号をデコ−ドして、
メモリバンク構造のＤＰＲＡＭ領域をアクセスするとき
アクティブになる信号２１３と、ステ−タス参照領域３
０５をアクセスするときアクティブになる信号２１４を
生成する。
【００３５】デコーダ２０２は、例えば７４ＨＣ１３９
等のような回路であり、信号２１３がアクティブの時、
バンクアドレス信号１１５（ＢＡ０）、１１６（ＢＡ
１）をデコ−ドして、負論理ＯＲゲ−ト２０９、２１
０、２１１、２１２に結果を出力する。
等のような回路であり、信号２１３がアクティブの時、
バンクアドレス信号１１５（ＢＡ０）、１１６（ＢＡ
１）をデコ−ドして、負論理ＯＲゲ−ト２０９、２１
０、２１１、２１２に結果を出力する。
【００３６】デコーダ２０３は、例えば７４ＨＣ１３９
等のような回路であり、信号２１４がアクティブの時、
メインＣＰＵ１０１のアドレス信号１１１の内のＡ０、
Ａ１をデコ−ドして、負論理ＯＲゲ−ト２０９、２１
０、２１１、２１２に結果を出力する。
等のような回路であり、信号２１４がアクティブの時、
メインＣＰＵ１０１のアドレス信号１１１の内のＡ０、
Ａ１をデコ−ドして、負論理ＯＲゲ−ト２０９、２１
０、２１１、２１２に結果を出力する。
【００３７】ＡＮＤゲ−ト２０４、２０５、２０６、２
０７、２０８は、それぞれにメインＣＰＵ１０１のアド
レス信号Ａ０〜Ａ４と信号２１４が入力されており、そ
の出力は、各ＤＰＲＡＭ１０６、１０７、１０８、１０
９のＤＰＲＡＭ用アドレスバス信号１１４（ＤＰＡ０〜
ＤＰＡ４）に出力される。
０７、２０８は、それぞれにメインＣＰＵ１０１のアド
レス信号Ａ０〜Ａ４と信号２１４が入力されており、そ
の出力は、各ＤＰＲＡＭ１０６、１０７、１０８、１０
９のＤＰＲＡＭ用アドレスバス信号１１４（ＤＰＡ０〜
ＤＰＡ４）に出力される。
【００３８】ここで、ＣＰＵ１０１がメモリ領域３０１
を通してＤＰＲＡＭ１０６にアクセスする場合の動作に
ついて述べる。
を通してＤＰＲＡＭ１０６にアクセスする場合の動作に
ついて述べる。
【００３９】まず、ＣＰＵ１０１はバンクアドレス信号
（ＢＡ０）１１５／（ＢＡ１）１１６にそれぞれ０を出
力する。そして、メモリ領域３０１にＣＰＵ１０１がア
クセスすると、デコ−ダ２０１のデコ−ドによって信号
２１３がアクティブとなり、信号２１３とバンクアドレ
ス信号（ＢＡ０）１１５、（ＢＡ１）１１６がデコ−ダ
２０２によってデコ−ドされ、デコ−ダ２０２からの信
号によって負論理ＯＲゲ−ト２０９からの出力信号１１
７がアクティブとなり、ＤＰＲＡＭ１０６の選択信号が
アクティブとなる。
（ＢＡ０）１１５／（ＢＡ１）１１６にそれぞれ０を出
力する。そして、メモリ領域３０１にＣＰＵ１０１がア
クセスすると、デコ−ダ２０１のデコ−ドによって信号
２１３がアクティブとなり、信号２１３とバンクアドレ
ス信号（ＢＡ０）１１５、（ＢＡ１）１１６がデコ−ダ
２０２によってデコ−ドされ、デコ−ダ２０２からの信
号によって負論理ＯＲゲ−ト２０９からの出力信号１１
７がアクティブとなり、ＤＰＲＡＭ１０６の選択信号が
アクティブとなる。
【００４０】このときのＤＰＲＡＭ１０６のアドレス信
号１１４は、デコ−ダ２０１の出力信号２１４がノンア
クティブであるので、ＣＰＵのアドレスバス１１１の信
号の値が、そのままＤＰＲＡＭのアドレス信号１１４の
値となる。
号１１４は、デコ−ダ２０１の出力信号２１４がノンア
クティブであるので、ＣＰＵのアドレスバス１１１の信
号の値が、そのままＤＰＲＡＭのアドレス信号１１４の
値となる。
【００４１】このようにしてメモリ領域３０１をアクセ
スすることにより、ＤＰＲＡＭ１０６にアクセスするこ
とができる。
スすることにより、ＤＰＲＡＭ１０６にアクセスするこ
とができる。
【００４２】メモリ領域３０１と同じアドレスに位置す
る他のバンクメモリ領域３０２〜３０４にアクセスする
場合も、同様に動作して、各々のＤＰＲＡＭ１０７〜１
０９の選択信号１１８〜１２０がアクティブとなり、各
バンクメモリ領域のアクセスが可能となる。ただし、バ
ンクメモリ領域３０２〜３０４にアクセスするときに
は、それぞれバンクアドレス信号１１５（ＢＡ０）／１
１６（ＢＡ１）が０／１、１／０、１／１の値を取るも
のである。
る他のバンクメモリ領域３０２〜３０４にアクセスする
場合も、同様に動作して、各々のＤＰＲＡＭ１０７〜１
０９の選択信号１１８〜１２０がアクティブとなり、各
バンクメモリ領域のアクセスが可能となる。ただし、バ
ンクメモリ領域３０２〜３０４にアクセスするときに
は、それぞれバンクアドレス信号１１５（ＢＡ０）／１
１６（ＢＡ１）が０／１、１／０、１／１の値を取るも
のである。
【００４３】メインＣＰＵ１０１のメモリマップのステ
−タス参照領域３０５を通してＤＰＲＡＭ１０６・１０
７・１０８・１０９のステ−タス領域をアクセスする場
合について説明する。
−タス参照領域３０５を通してＤＰＲＡＭ１０６・１０
７・１０８・１０９のステ−タス領域をアクセスする場
合について説明する。
【００４４】ＣＰＵがステ−タス参照領域３０５をアク
セスすると、デコ−ダ２０１のデコ−ドによって信号２
１４がアクティブとなり、信号２１４とＣＰＵ１０１の
アドレス信号Ａ０、Ａ１がデコ−ダ２０３によってデコ
−ドされる。
セスすると、デコ−ダ２０１のデコ−ドによって信号２
１４がアクティブとなり、信号２１４とＣＰＵ１０１の
アドレス信号Ａ０、Ａ１がデコ−ダ２０３によってデコ
−ドされる。
【００４５】アドレス信号Ａ０、Ａ１が共に０の場合、
つまり、ＣＰＵ１０１のステ−タス参照領域３０５の中
のＤＰＲＡＭ領域３０１のステ−タス領域にアクセスす
る場合には、デコ−ダ２０３からの信号によって負論理
ＯＲゲ−ト２０９からの出力信号１１７がアクティブと
なり、ＤＰＲＡＭ１０６の選択信号がアクティブとな
る。
つまり、ＣＰＵ１０１のステ−タス参照領域３０５の中
のＤＰＲＡＭ領域３０１のステ−タス領域にアクセスす
る場合には、デコ−ダ２０３からの信号によって負論理
ＯＲゲ−ト２０９からの出力信号１１７がアクティブと
なり、ＤＰＲＡＭ１０６の選択信号がアクティブとな
る。
【００４６】このときのＤＰＲＡＭ１０６のアドレス信
号１１４は、デコ−ダ２０４の出力信号２１４がアクテ
ィブで０の値をとるので、ＣＰＵ１０１のアドレス信号
は、ＡＮＤゲ−ト２０４〜２０８によって、そのままＤ
ＰＲＡＭ１０６のアドレス信号にはならず、ＡＮＤゲ−
ト２０４〜２０８は、すべて０の値を出力することにな
り、ＤＰＲＡＭ１０６のアドレス信号１１４はすべて０
となる。
号１１４は、デコ−ダ２０４の出力信号２１４がアクテ
ィブで０の値をとるので、ＣＰＵ１０１のアドレス信号
は、ＡＮＤゲ−ト２０４〜２０８によって、そのままＤ
ＰＲＡＭ１０６のアドレス信号にはならず、ＡＮＤゲ−
ト２０４〜２０８は、すべて０の値を出力することにな
り、ＤＰＲＡＭ１０６のアドレス信号１１４はすべて０
となる。
【００４７】このようにしてステ−タス参照領域３０５
の中のステ−タス領域３０６をアクセスすることによ
り、ＤＰＲＡＭ１０６のステ−タス領域をアクセスする
ことができる。
の中のステ−タス領域３０６をアクセスすることによ
り、ＤＰＲＡＭ１０６のステ−タス領域をアクセスする
ことができる。
【００４８】また、ステ−タス参照領域３０５を通して
ＤＰＲＡＭ１０７〜１０９のステ−タス領域３０７〜３
０９をアクセスする場合も、同様に動作して、各々のス
テ−タス領域３０７〜３０９をアクセスする場合には、
デコ−ダ２０３に入力されるアドレス信号Ａ０／Ａ１が
１／０、０／１、１／１の値をとり、デコ−ダ２０３か
らの出力信号によって、各々のＤＰＲＡＭ１０７〜１０
９の選択信号１１８〜１２０がアクテシブとなり、各バ
ンクメモリ領域のアクセスが可能となって、各ＤＰＲＡ
Ｍのステ−タス領域をアクセスすることができる。
ＤＰＲＡＭ１０７〜１０９のステ−タス領域３０７〜３
０９をアクセスする場合も、同様に動作して、各々のス
テ−タス領域３０７〜３０９をアクセスする場合には、
デコ−ダ２０３に入力されるアドレス信号Ａ０／Ａ１が
１／０、０／１、１／１の値をとり、デコ−ダ２０３か
らの出力信号によって、各々のＤＰＲＡＭ１０７〜１０
９の選択信号１１８〜１２０がアクテシブとなり、各バ
ンクメモリ領域のアクセスが可能となって、各ＤＰＲＡ
Ｍのステ−タス領域をアクセスすることができる。
【００４９】このようにしてステ−タス参照領域３０５
を通して各ＤＰＲＡＭ１０６〜１０９のステ−タス領域
をアクセスすることができ、アドレス信号Ａ０、Ａ１を
デコ−ダ２０３でデコ−ドして各ＤＰＲＡＭの選択信号
とし、また、各ＤＰＲＡＭのステ−タス領域が１バイト
であるので、各ＤＰＲＡＭのステ−タス領域はステ−タ
ス参照領域３０５内で連続に配置されるようになる。
を通して各ＤＰＲＡＭ１０６〜１０９のステ−タス領域
をアクセスすることができ、アドレス信号Ａ０、Ａ１を
デコ−ダ２０３でデコ−ドして各ＤＰＲＡＭの選択信号
とし、また、各ＤＰＲＡＭのステ−タス領域が１バイト
であるので、各ＤＰＲＡＭのステ−タス領域はステ−タ
ス参照領域３０５内で連続に配置されるようになる。
【００５０】以上のようにして、各ＤＰＲＡＭのステ−
タス領域がメインＣＰＵ１０１のメモリマップ上に連続
に配置されることで、メインＣＰＵ１０１が各ＤＰＲＡ
Ｍのステ−タス領域のみをアクセスする場合には、ＤＰ
ＲＡＭ３０１〜３０４のバンク切り替えを繰り返して各
ＤＰＲＡＭのステ−タス領域をアクセスすることなく、
ステ−タス参照領域３０５をアクセスすることで、各Ｄ
ＰＲＡＭのステ−タス領域をすべてアクセスすることが
できる。
タス領域がメインＣＰＵ１０１のメモリマップ上に連続
に配置されることで、メインＣＰＵ１０１が各ＤＰＲＡ
Ｍのステ−タス領域のみをアクセスする場合には、ＤＰ
ＲＡＭ３０１〜３０４のバンク切り替えを繰り返して各
ＤＰＲＡＭのステ−タス領域をアクセスすることなく、
ステ−タス参照領域３０５をアクセスすることで、各Ｄ
ＰＲＡＭのステ−タス領域をすべてアクセスすることが
できる。
【００５１】以上の実施例においては、ＤＰＲＡＭ領域
３０１〜３０４を図４に示すようにステ−タス領域と通
信デ−タ領域に分割しているが、これば通信デ−タ領域
を無くし、ＤＰＲＡＭ領域全てをステ−タス領域として
もよい。この場合、図３において、ステ−タス参照領域
３０５の領域３０６は、ＤＰＲＡＭ領域３０１に一致
し、同様に領域３０７はＤＰＲＡＭ領域３０２に、領域
３０８はＤＰＲＡＭ領域３０３に、領域３０９はＤＰＲ
ＡＭ領域３０４に一致するものである。
３０１〜３０４を図４に示すようにステ−タス領域と通
信デ−タ領域に分割しているが、これば通信デ−タ領域
を無くし、ＤＰＲＡＭ領域全てをステ−タス領域として
もよい。この場合、図３において、ステ−タス参照領域
３０５の領域３０６は、ＤＰＲＡＭ領域３０１に一致
し、同様に領域３０７はＤＰＲＡＭ領域３０２に、領域
３０８はＤＰＲＡＭ領域３０３に、領域３０９はＤＰＲ
ＡＭ領域３０４に一致するものである。
【００５２】また、上記実施例においては、ＤＰＲＡＭ
のステ−タス領域が１バイトの場合について説明した
が、１バイトである必要は無く、他のバイト数、または
ビット数であっても構わない。
のステ−タス領域が１バイトの場合について説明した
が、１バイトである必要は無く、他のバイト数、または
ビット数であっても構わない。
【００５３】また、上記実施例では、ＤＰＲＡＭの容量
が３２バイトの場合について説明しているが、この容量
は他の数値でもよい。また、各ＤＰＲＡＭ毎に容量の違
いがあっても構わない。
が３２バイトの場合について説明しているが、この容量
は他の数値でもよい。また、各ＤＰＲＡＭ毎に容量の違
いがあっても構わない。
【００５４】また、上記実施例ではサブＣＰＵが４個の
場合について説明しているが、これが他の個数であって
も構わない。
場合について説明しているが、これが他の個数であって
も構わない。
【００５５】
【発明の効果】以上説明したように、本発明によれば、
各ＤＰＲＡＭ領域のステ−タス領域を読み出すためのバ
ンク切り替えを不要とし、各ステ−タス領域をポ−リン
グする際のバンク切り替えのための多大な時間を不要と
して、メインＣＰＵの全体的な処理能力を向上させるこ
とができ、メインＣＰＵの処理能力を最大限に引き出す
ことができる効果がある。
各ＤＰＲＡＭ領域のステ−タス領域を読み出すためのバ
ンク切り替えを不要とし、各ステ−タス領域をポ−リン
グする際のバンク切り替えのための多大な時間を不要と
して、メインＣＰＵの全体的な処理能力を向上させるこ
とができ、メインＣＰＵの処理能力を最大限に引き出す
ことができる効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】上記実施例におけるバンク切り替え回路の内部
の詳細な構成を示すブロック図である。
の詳細な構成を示すブロック図である。
【図３】上記実施例におけるメインＣＰＵのメモリマッ
プを示す説明図である。
プを示す説明図である。
【図４】上記実施例におけるメインＣＰＵのメモリマッ
プ上のＤＰＲＡＭ領域を示す説明図である。
プ上のＤＰＲＡＭ領域を示す説明図である。
【図５】従来のマルチプロセッサ装置の構成例を示すブ
ロック図である。
ロック図である。
【図６】上記従来例におけるメインＣＰＵのメモリマッ
プを示す説明図である。
プを示す説明図である。
【図７】上記従来例におけるメインＣＰＵのメモリマッ
プ上のＤＰＲＡＭ領域を示す説明図である。
プ上のＤＰＲＡＭ領域を示す説明図である。
１０１…メインＣＰＵ、 １０２〜１０５…サブＣＰＵ、 １０６〜１０９…ＤＰＲＡＭ、 １１０…バンク切り替え回路、 ２０１〜２０３…デコーダ。
Claims (1)
- 【請求項１】 メインＣＰＵと、１または複数のサブＣ
ＰＵと、前記メインＣＰＵおよびサブＣＰＵの双方から
アクセス可能なデュアルポ−トＲＡＭとを備え、前記デ
ュアルポ−トＲＡＭは、前記サブＣＰＵに対応した１ま
たは複数の対応領域に分かれ、その対応領域が、前記メ
インＣＰＵおよび前記対応領域に対応するサブＣＰＵか
らのみアクセス可能としたマルチプロセッサ装置におい
て、 前記メインＣＰＵのアドレスマップ上に、前記デュアル
ポ−トＲＡＭの対応領域とは別に、各デュアルポ−トＲ
ＡＭの状態を示すステータス領域を設け、このステータ
ス領域をメインＣＰＵよりアクセスすることを可能とす
るデコ−ド回路を備えたことを特徴とするマルチプロセ
ッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151230A JPH06337847A (ja) | 1993-05-28 | 1993-05-28 | マルチプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5151230A JPH06337847A (ja) | 1993-05-28 | 1993-05-28 | マルチプロセッサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06337847A true JPH06337847A (ja) | 1994-12-06 |
Family
ID=15514093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5151230A Pending JPH06337847A (ja) | 1993-05-28 | 1993-05-28 | マルチプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06337847A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265439A (ja) * | 2001-06-19 | 2007-10-11 | Fujitsu Ltd | マルチ・ノードコンピュータシステム |
-
1993
- 1993-05-28 JP JP5151230A patent/JPH06337847A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007265439A (ja) * | 2001-06-19 | 2007-10-11 | Fujitsu Ltd | マルチ・ノードコンピュータシステム |
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