JPS6022381B2 - メモリアドレス制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明はメモリアドレス制御方式に関し、特にサブチャ
ネル・メモリを有するローカル・ストレィジのメモリア
ドレス制御方式に関するものである。

一般にデータ処理装置では、第１図に示すように、中央
処理装置１に複数の論理チャネル３，４，５が接続され
、各論理チャネル３，４，５にはそれぞれフロント・エ
ンド部３一０，４一０および５一０が設けられ、このフ
ロント・エンド部３一０，４一０，５一０が入出力装置
６，７，８，９…・・・・・・に援続されている。

そしてこれら各入出力装置６，７，８，９・・・…・・
・から伝達されたデータを各論理チャネル３，４，５お
よび中央処理装置１を経由して主記憶装置２に格納した
り、あるいは入出力装置６，７，８，９・・…・・・・
が必要とするデータを主記憶装置２から謙出して中央処
理装置１および論理チャネル３，４，５を経由して伝達
したり、中央処理装置１あるいは論理チャネル３，４，
５等で必要とする演算処理を行なうように構成されてい
る。このようなデータ処理に際して、各入出力装置６，
７，８，９・・・・・・・・・毎に対応してサブチャネ
ルが数ワード分ずつ設けられる。このサブチャネルは、
例えば第３図に示す如く、主記憶装置２内のデータアド
レス、フラグ、バイトカウント、ＣＣＷ１、ＣＣＷ２、
コマンドアドレス、制御情報等がセットされており、そ
の入出力装置に対するデ−タ処理に必要なデータの一部
が記入されている。そしてこのようなサブチヤネルが各
入出力装置毎に設けられているので、これを総合して中
央処理装置１内にサブチャネル・メモリ１０が構成され
る。このサプチヤネル・メモリ１０は各入出力装置６，
７・・・・・…・に付与された機番によりアドレスされ
ており、機番１の入出力装置７のサブチャネルをアクセ
スする場合には、サブチャネル・アドレス・レジスタ１
１の上位部分Ｕ‘こ機番番号１をセットし、下位部分Ｌ
にはマイクロプログラムから必要とするサブチャネル内
アドレスがセットされることになる。このようにして出
力されたサブチヤネルはローカル・ストレイジ１２にセ
ットされてこれにもとづき演算処理部１３は演算処理を
行なう。この場合、ローカル・ストレイジ１２にはサブ
チャネル分の領域が用意され、上記機番番号により諭出
されたサプチヤネルがこのローカル・ストレイジ１２に
セットされ、これにもとづき処理が実行される。そして
この処理が終了したとき、これにもとづき例えばデータ
アドレス領域とかバイトカウント等を更新し、これをサ
ブチャネル・メモリ１０１こもどす。そして次に別の機
番の、例えば機番０の入出力装置６を制御するときには
、今度はサブチャネル・メモリ１０からアドレス０の部
分を読出してこれをローカル・ストレィジ１２にセット
してこの機番０の入出力装置６に対する制御を行なうも
のである。したがって、従来のこのような入出力装置の
制御方式では、別個の入出力装置を制御する度にサブチ
ヤネル・メモリ１０からローカル・ストレイジ１２に対
してサブチャネルを読出したり、あるいは制御が終れば
再びサブチャネル・メモリ１０にセットするといったロ
ード・アンロード制御を行なわなければならない。

そのためにこのロード・アンロード制御に相当時間を必
要とすることになる。しかしながら最近はメモリ作成技
術の進歩により、高速メモリであるローカル・ストレイ
ジの容量を大きくすることが可能になった。

この結果、ローカル・レジスタに、従来のように１つの
サブチャネルのみセットできるものと異なり、８０個以
上のサプチャネルをセットすることが可能になった。こ
の結果、ローカル・ストレィジには、第４図に示すよう
に、多数のサブチャネルがセットされるフリー領域と、
マイクロプログラムによりセットされた制御レジスタか
ら上記フリー領域をアクセスする場合、あるいはデータ
処理に際してローカル・ストレィジの上記フリー領域以
外の領域をアクセスする場合や、中央処理装置１におけ
る通常の処理に使用するＣＰＵ固定領域をアクセスする
場合、あるいは後述するフロントエンド番号が直接アド
レスになることもあるチャネル別固定領域をアクセスす
る場合等、複数種のアドレスが存在する。したがってこ
のローカル・ストレィジをアクセスする場合、このよう
な複数のアクセス態様に適合したアドレス制御方式が要
求されることになる。したがって本発明では、このよう
な複数のアクセス態様に対応できるようにするために、
ローカル・ストレィジ・ヘッドアドレス・レジスタを設
けてこの〇ーカル・ストレイジ・ヘッドアドレス・レジ
ス夕にサブチャネル・メモリ内先頭アドレスをセットす
るようにしたメモリアドレス制御方式を提供することを
目的とするものであって、このために本発明におけるメ
モリアドレス制御方式では、複数の入出力装置と該入出
力装置にそれぞれ対応する複数のサブチャネルを有する
サブチヤネル・メモリとサブチャネルのアドレスが記入
されるサブチャネル・アドレス・テーブルを具備し、サ
ブチヤネル・アドレス・テーブルにセットされたデー外
こもとづきサブチャネルの位置が判別できるようにした
アドレス制御方式において、ローカル・ストレイジをア
クセスするアドレスがセットされるローカル・アドレス
・レジスタと、ローカル・ストレィジは全サプチャネル
中の一部のサブチャネルのみが保持されるフリー領域と
各チャネル毎に固定的な領域を持ち、上記ローカル・ス
トレィジに保持されているサブチャネルを指示するロー
カル・ストレィジ・ヘッドアドレス・テーブルを設け、
上記ローカル・アドレス・レジスタに上記ローカル・ス
トレィジ・ヘッドアドレス・テーブルから得られたアド
レス情報をセットする手段と、マイクロプログラムによ
るアドレス情報をセットする手段を設け、上記ローカル
・ストレィジのフリー領域および他の領域を上記ローカ
ル・アドレス・レジスタにセットされたアドレスにより
アクセスできるようにしたことを特徴とする。

以下本発明の一実施例を第４図乃至第７図にもとづき説
明する。

第４図は本発明の一実施例構成、第５図はローカル・ス
トレィジ（山）の説明図、第６図は制御用メモリ（ＣＳ
）の説明図、第７図はサブチャネルをアクセスするレベ
ルよりみたＬＳの説明図である。

図中、１５はローカル・ストレイジ、１６はローカル・
アドレス・レジスタ、１７はフロント・エンド・ナンバ
・レジスタ、１８はローカル・ストレィジ・ヘッドアド
レス部、１９は演算回路、２０，２１は演算レジスタ、
２２はサブチャネル・アドレス・テーブル（ＳＡＴ）、
２３はＳＡＴアドレス・レジスタである。

ローカル・ストレィジ１５には、第５図に示すように、
多数の（例えば８８個）サプチヤネルがセットされてい
るフリー領域や、フロント・エンド・ナンバ・レジスタ
１７からのデータでアクセスできるチャネル別固定領域
や、中央処理装置が演算時に使用するＣＰＵ固定領域等
が設けられている。

ローカル・アドレス・レジスタ１６はローカル・ストレ
ィジ１５をアクセスするためのアドレスがセットされる
レジスタである。

ローカル・アドレス・レジスタ１６は上位アドレス部Ｕ
と下位アドレス部Ｌとがあり、上位アドレス部Ｕには、
ローカル・ヘッドアドレス部１８から読出されるアドレ
ス情報、マイクロプログラムから書込まれるアドレス情
報、固定値とフロント・エンド・ナンバ・レジスタ１７
からセットされるアドレス情報等が、マイクロプログラ
ム等からの制御信号によりオン・オフされるゲートＧｏ
，Ｇ，，Ｇ２，Ｇ３等を経由してセットされる。また下
位アドレス部Ｌにはマイクロプログラムから伝達される
アドレス情報がセットされる。フロント・エンド・ナン
バ・レジスタ１７は、そのとき動作している入出力装置
と接続されたフロントエンドの機番がセットされるもの
である。

このフロントエンドの機番は論理チャネルの機番と対応
しており、かっこのフロントエンドの機番毎にマイクロ
プログラムが選定される。ローカル・ストレィジ・ヘッ
ドアドレス部１８はフロントエンドに接続された入出力
装置のうちローカル・ストレィジ１５のフリー領域にセ
ットされているサブチヤネルのアドレスが、フロントエ
ンド機番に対応して１個のみセットされているものであ
る。

いま、例えば論理チャネルが８個使用されているときは
、各論理チャネルに対応して機番０乃至７のフロントエ
ンドが設けられてし、ので、この場合には、ローカル・
ストレイジ・ヘッドアドレス部１８にはアドレス０乃至
７の８区分が形成される。演算回路１９は演算レジスタ
２０および／または２１にセットされたデータ等にもと
づき演算を行ない、演算結果を演算レジスタ２０にセッ
トするものである。

サブチヤネル・アドレス・テーブル（ＳＡＴ）２２は、
第６図口に示すように、サプチャネルがどこにセットさ
れているのかを示す領域識別部２２一０とそのアドレス
が記入されているアドレス部２２一１がある。

この領域識別２２−０は、例えば２ビットで構成され、
サブチャネルがローカル・ストレイジ１５のフリー領域
にセットされているときには「００」が、コントロール
・ストレイジにセットされているときには「０１」が、
主記憶装置にセットされているときには「１０」が記入
されているが、当該番号のサプチヤネルがどこにもセッ
トされていないとき、つまり存在しないときには「１Ｌ
が記入されている。そしてアドレス部２２−１にはセッ
ト先のアドレスが記入される。このＳＡＴ２２は、論理
チャネルの機番、すなわちフロントエンドの機番に応じ
て設けられ、例えば第６図イに示すように、コントロー
ル・ストレ０ィジ上に、チャネル機番０のＳＡＴ、チャ
ネル機番１のＳＡＴへ・・・・・・・・・チャネル機番
７のＳＡＴとして設けられている。そして各ＳＡＴは例
えば０乃至２５５のアドレスに区分されており、このア
ドレスは各フロントエンドに接続される入出力装置のタ
機番に対して設定されている。そしてこのＳＡＴ領域の
先頭アドレスがコントロール・ストレィジのＫの場合に
は、ＳＡＴアドレス・レジスタ２３の最上位区分に固定
値として先頭アドレスＫがセットされる。そして次の区
分にはフロントエンド０機番に相当する論理チャネル機
番がセットされ、下位区分に入出力装置の機番がセット
される。したがって、フロントエンド機番１に接続され
た機番２の入出力装置に対するサブチャネルがどこにセ
ットされているのかを読出すときには、ＳＡＴアドレス
・レジスタ２３に１および２を当該区分にセットするこ
とにより、そのサブチヤネルのセットされていることが
わかる。いま、第４図において、演算回路１９で遂行さ
れていたデータ処理が終り、他の入出力装置に対するジ
ョブが遂行される場合、まずその入出力装置の制御され
るマイクロプログラムの番号、つまりフロントエンド番
号がフロントエンド・ナンバ・レジスター７にセットさ
れ、そのフロントエンド番号に対するローカル・ストレ
イジ・ヘッドアドレス部１８が読出される。そのとき読
出されたデータの機番が図示省略した比較回路で所望の
ものと一致すれば、そのままアドレスがローカル・アド
レス・レジスタ１６の上位アドレス部Ｕにセットされて
、ローカル・ストレイジ１５から必要とするサブチヤン
ネルが読出され、データ処理を遂行することができる。
しかしながら必要とする機番に対するものが得られなか
った場合には、ＳＡＴアドレス・レジスタ２３にそのフ
ロントエンド番号および入出力装置の機番をセットする
。

上記の如くフロントエンド番号は論理チャネル機番と一
致するので、これに応じて、当該入出力装置のサブチャ
ネルがローカル・ストレイジ１５内にセットされていれ
ば、これが領域識別部２２一０により判別できるので、
そのアドレスがローカル・ストレイジ１５から一度演算
回路１９を経由してローカル・ストレィジ・ヘッドアド
レス部１８にセットされ、それが読出されマイクロプロ
グラムによりオンされているゲートＧｏを通ってローカ
ル・アドレス・レジスタ１６にセットされ、かくして必
要なサブチヤネルをローカル・ストレイジ１５より読出
すことができる。このとき、ＳＡＴ２２の出力は、上記
の如き経由でローカル・ストレィジ・ヘッドアドレス部
１８にセットされるものであるが、論理的には第４図に
点線で示すルートでセットされたものとして考えること
ができる。ローカル・ストレイジ１５をアクセスする場
合は、またマイクロプログラムによりゲートＧ，をオン
し、これを経由して制御レジスタにセットされているア
ドレスによりアクセスすることもできる。

またゲートＧ２，Ｇ３をマイクロプログラムによりオン
し、フロントエンド・ナンバ・レジスタ１７にセットさ
れた値と、別に伝達した固定値ｋにより、第５図に示す
ローカル・ストレィジ１５のチャネル別固定領域ＣＨ＃
０・・・・・・・・・ＣＨ＃ｎを選択的にアクセスする
こともできる。そして上記ゲートＧｏおよびＧ２，Ｇ３
をオン・オフするときには、第７図に示す如く、固定領
域＋フリー領域中のサブチャネル領域という状態で各レ
ベルから認識されることになる。

以上説明した如く、入出力装置機番でしかアクセスでき
ないＳＡＴを使用した場合でも、高速のローカル・スト
レイジを他のアクセスに不自由なくアクセスすることが
でき、しかもローカル・ストレィジに非常に多くのサプ
チャネルをセットすることができるので、データ処理に
必要とする入出力装置毎のサブチャネルを高速のローカ
ル・ストレィジから直ちにアクセスできる度合が非常に
高めることが可能となる。

その結果、本発明ではデータ処理を高速に行なうことが
できる。

【図面の簡単な説明】

第１図はデータ処理装置の概略構成図、第２図は従来の
サブチャネル・メモリとローカル・ストレィジの説明図
、第３図はサブチャネルの説明図、第４図は本発明の一
実施例構成、第５図は本発明におけるローカル・ストレ
ィジの説明図、第６図はＳＡＴの説明図、第７図はサブ
チヤネルをアクセスするレベルよりみたＬＳの説明図で
ある。 図中、１５はローカル・ストレイジ「 １６はローカル
・アドレス・レジスタ、１７はフロント・エンド・ナン
バ・レジスタ、１８はローカル・ストレィジ・ヘッドア
ドレス部、１９は演算回路、２０，２１は演算レジスタ
、２２はサブチヤネル・アドレス・テーブル（ＳＡＴ）
、２３はＳＡＴアドレス・レジスタをそれぞれ示す。 グー図 チ２図 汐３図 汐４図 ゲワ図 汐５図 才６図

Claims (1)

【特許請求の範囲】
1. １ 複数の入出力装置と該入出力装置にそれぞれ対応す
   る複数のサブチヤネルを有するサブチヤネル・メモリと
   サブチヤネルのアドレスが記入されるサブチヤネル・ア
   ドレス・テーブルを具備し、サブチヤネル・アドレス・
   テーブルにセツトされたデータにもとづきサブチヤネル
   の位置が判別できるようにしたアドレス制御方式におい
   て、ローカル・ストレイジをアクセスするアドレスがセ
   ツトされるローカル・アドレス・レジスタと、ローカル
   ・ストレイジは全サブチヤネル中の一部のサブチヤネル
   のみが保持されるフリー領域と各チヤネル毎に固定的な
   領域を持ち、上記ローカル・ストレイジに保持されてい
   るサブチヤネルを指示するローカル・ストレイジ・ヘツ
   ドアドレス・テーブルを設け、上記ローカル・アドレス
   ・レジスタに上記ローカル・ストレイジ・ヘツドアドレ
   ス・テーブルから得られたアドレス情報をセツトする手
   段と、マイクロプログラムによるアドレス情報をセツト
   する手段を設け、上記ローカル・ストレイジのフリー領
   域およびその他の領域を上記ローカル・アドレス・レジ
   スタにセツトされたアドレスによりアクセスできるよう
   にしたことを特徴とするメモリアドレス制御方式。