JPS60138659A - チヤネル制御方式 - Google Patents
チヤネル制御方式Info
- Publication number
- JPS60138659A JPS60138659A JP24804283A JP24804283A JPS60138659A JP S60138659 A JPS60138659 A JP S60138659A JP 24804283 A JP24804283 A JP 24804283A JP 24804283 A JP24804283 A JP 24804283A JP S60138659 A JPS60138659 A JP S60138659A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control information
- subchannel
- channel control
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋８１ 発明の技術分野
本発明はデータ処理装置システムに於いて、複数の周辺
端末装置を制御情報に依って制御するチャネル制御装置
に於けるチャネル制御方式に関するものである。
端末装置を制御情報に依って制御するチャネル制御装置
に於けるチャネル制御方式に関するものである。
（ｂｌ 従来技術と問題点
データ処理装置システムに用いられる複数の周辺端末装
置は、チャネル制御装置の制御情報に依って制御されて
いる。此の制御情報（以後サブチャネルと記す）はチャ
ネル制御装置の記憶域に格納されており、此のサブチャ
ネルは入出力端末装置に対応するように配設されている
。従って接続される入出力端末装置の台数が多くなると
、サブチャネルの量も増大し、記憶域の大きいものが必
要となる。ところが、此のサブチャネルは高速の処理が
要求され、従って高速用の記憶域を増大することとなり
、作製する上で高価なものとなると言つた欠点があった
。
置は、チャネル制御装置の制御情報に依って制御されて
いる。此の制御情報（以後サブチャネルと記す）はチャ
ネル制御装置の記憶域に格納されており、此のサブチャ
ネルは入出力端末装置に対応するように配設されている
。従って接続される入出力端末装置の台数が多くなると
、サブチャネルの量も増大し、記憶域の大きいものが必
要となる。ところが、此のサブチャネルは高速の処理が
要求され、従って高速用の記憶域を増大することとなり
、作製する上で高価なものとなると言つた欠点があった
。
ｔｃ＋ 発明の目的
以上、従来の欠点に鑑み本発明は、周辺端末装置の台数
の増設に安価に対処し得るチャネル制御方式を提供する
ことを目的とするものである。
の増設に安価に対処し得るチャネル制御方式を提供する
ことを目的とするものである。
ｆｄｌ 発明の構成
簡単に述べると本発明は、制御情報を格納する記憶部を
具備し複数の周辺端末装置の制御を前記制御情報に依っ
て行うチャネル制御装置に於いて、該記憶部に第２の記
憶部を付設し、所要時に該第２の記憶部の格納する前記
制御情報を前記記憶部に転送するようにしたことを特徴
とするものである。
具備し複数の周辺端末装置の制御を前記制御情報に依っ
て行うチャネル制御装置に於いて、該記憶部に第２の記
憶部を付設し、所要時に該第２の記憶部の格納する前記
制御情報を前記記憶部に転送するようにしたことを特徴
とするものである。
ｆｅ） 発明の実施例
以下、本発明の実施例を図に依って詳細に説明する。
第１図は本発明のチャネル制御方式を示す一実施例の主
要部のブロック図、第２図は本発明のチャネル制御のフ
ローチャート図である。
要部のブロック図、第２図は本発明のチャネル制御のフ
ローチャート図である。
以下、第２図を参照しながら説明を行う。データ処理装
置１はチャネル制御装置３に入出力端末装置例えば４−
１の起動を要求する。チャネル制御装置３は、此の要求
をチャネル制御部３１に受ける、第２図の（２）の状態
。以後、状態は第２図を省略し括弧付き数字にて示す。
置１はチャネル制御装置３に入出力端末装置例えば４−
１の起動を要求する。チャネル制御装置３は、此の要求
をチャネル制御部３１に受ける、第２図の（２）の状態
。以後、状態は第２図を省略し括弧付き数字にて示す。
チャネル制御部３１は、サブチャネル・メモリ３２の制
御情報（以後サブチャネルと記す）と主記憶装置２との
データとに依って入出力インタフェース制御部３４を介
して入出力端末装置４−１乃至４−ｎの制御を行う。本
発明はサブチャネル・メモリ３２に第２のサブチャネル
・メモリ３３を付設したことに特徴がある。サブチャネ
ル・メモリ３２には、常時使用されるサブチャネルを當
駐して格納し、使用頻度の少ないサブチャネルはサブチ
ャネル・メモリ３３に格納しである。チャネル制御部３
１は入出力端末装置の起動要求を受けると、サブチャネ
ル・メモリ３２に要求されたサブチャネルの存在の有無
を判断して（２）、有れば処理を直ちに行う（４）。若
し無ければ、サブチャネル・メモリ３３を制御して、所
要とするサブチャネルをサブチャネル・メモリ３２に転
送するように作動する（３）。しかる後に、処理実行を
行う（４）。チャネル制御部３１は処理が終了すると（
５）、転送されたサブチャネルを元のサブチャネル・メ
モリ３３に戻す動作をする（６）。然も第２のサブチャ
ネル・メモリ３３は使用頻度の関係から低速用のものに
て充分満足される。従って、入出力端末装置の増設に自
由に対処できることとなる。
御情報（以後サブチャネルと記す）と主記憶装置２との
データとに依って入出力インタフェース制御部３４を介
して入出力端末装置４−１乃至４−ｎの制御を行う。本
発明はサブチャネル・メモリ３２に第２のサブチャネル
・メモリ３３を付設したことに特徴がある。サブチャネ
ル・メモリ３２には、常時使用されるサブチャネルを當
駐して格納し、使用頻度の少ないサブチャネルはサブチ
ャネル・メモリ３３に格納しである。チャネル制御部３
１は入出力端末装置の起動要求を受けると、サブチャネ
ル・メモリ３２に要求されたサブチャネルの存在の有無
を判断して（２）、有れば処理を直ちに行う（４）。若
し無ければ、サブチャネル・メモリ３３を制御して、所
要とするサブチャネルをサブチャネル・メモリ３２に転
送するように作動する（３）。しかる後に、処理実行を
行う（４）。チャネル制御部３１は処理が終了すると（
５）、転送されたサブチャネルを元のサブチャネル・メ
モリ３３に戻す動作をする（６）。然も第２のサブチャ
ネル・メモリ３３は使用頻度の関係から低速用のものに
て充分満足される。従って、入出力端末装置の増設に自
由に対処できることとなる。
（ｆｌ 発明の効果
以上、詳細に説明したように本発明のチャネル制御方式
は、周辺端末装置の台数の増設に安価に対処し得るもの
となり、周辺端末装置を増設する際に利点の多いものと
なる。
は、周辺端末装置の台数の増設に安価に対処し得るもの
となり、周辺端末装置を増設する際に利点の多いものと
なる。
第１図は本発明のチャネル制御方式を示す一実施例の主
要部のブロック図、第２図は本発明のチャネル制御のフ
ローチャート図である。 図に於いて、３はチャネル制御装置、４−１乃至４−ｎ
は入出力端末装置、３２と３３はサブチャネル・メモリ
をそれぞれ示す。 第７図 ・ 笹２図
要部のブロック図、第２図は本発明のチャネル制御のフ
ローチャート図である。 図に於いて、３はチャネル制御装置、４−１乃至４−ｎ
は入出力端末装置、３２と３３はサブチャネル・メモリ
をそれぞれ示す。 第７図 ・ 笹２図
Claims (1)
- 制御情報を格納する記憶部を具備し複数の周辺端末装置
の制御を前記制御情報に依って行うチャネル制御装置に
於いて、該記憶部に第２の記憶部を付設し、所要時に該
第２の記憶部の格納する前記制御情報を前記記憶部に転
送するようにしたことを特徴とするチャネル制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24804283A JPS60138659A (ja) | 1983-12-27 | 1983-12-27 | チヤネル制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24804283A JPS60138659A (ja) | 1983-12-27 | 1983-12-27 | チヤネル制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60138659A true JPS60138659A (ja) | 1985-07-23 |
Family
ID=17172329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24804283A Pending JPS60138659A (ja) | 1983-12-27 | 1983-12-27 | チヤネル制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138659A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258423A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Key input circuit possible for roll over |
| JPS5520578A (en) * | 1978-07-31 | 1980-02-14 | Nec Corp | Data transfer device |
| JPS5730020A (en) * | 1980-07-31 | 1982-02-18 | Fujitsu Ltd | Memory address controlling system |
-
1983
- 1983-12-27 JP JP24804283A patent/JPS60138659A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5258423A (en) * | 1975-11-10 | 1977-05-13 | Hitachi Ltd | Key input circuit possible for roll over |
| JPS5520578A (en) * | 1978-07-31 | 1980-02-14 | Nec Corp | Data transfer device |
| JPS5730020A (en) * | 1980-07-31 | 1982-02-18 | Fujitsu Ltd | Memory address controlling system |
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