JPS63168761A - 並列処理系構成方式 - Google Patents
並列処理系構成方式Info
- Publication number
- JPS63168761A JPS63168761A JP62001416A JP141687A JPS63168761A JP S63168761 A JPS63168761 A JP S63168761A JP 62001416 A JP62001416 A JP 62001416A JP 141687 A JP141687 A JP 141687A JP S63168761 A JPS63168761 A JP S63168761A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- main storage
- communication
- network
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims abstract description 67
- 238000004891 communication Methods 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000012546 transfer Methods 0.000 claims abstract description 8
- 230000007423 decrease Effects 0.000 abstract description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000010365 information processing Effects 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000012935 Averaging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要］
本発明は、並列処理系において、処理装置を一つの主記
憶装置を共有する複数の群に分割し、共通のアドレス体
系によって、他群の主記憶へもアクセス可能の構成とし
たもので、これにより、処理装置間の通信量を減少せさ
、データ転送手順の簡略化を実現したものである。
憶装置を共有する複数の群に分割し、共通のアドレス体
系によって、他群の主記憶へもアクセス可能の構成とし
たもので、これにより、処理装置間の通信量を減少せさ
、データ転送手順の簡略化を実現したものである。
［産業上の利用分野］
本発明は情報処理装置の並列処理系の構成方式に係わり
、特に複数の処理装置をネットワークにより結合した並
列処理系の構成方式に関する。
、特に複数の処理装置をネットワークにより結合した並
列処理系の構成方式に関する。
情報処理装置単独での処理性能の向上が限界に近づき、
また処理装置の性能を大きく上まわる情報処理機能の要
求によって、並列処理による性能向上の必要が生じてい
る。
また処理装置の性能を大きく上まわる情報処理機能の要
求によって、並列処理による性能向上の必要が生じてい
る。
並列処理系においては、個別の処理系の間の通信量の増
大が全体の性能を低下させるため、通信量の減少と通信
手順の簡略化が必要とされる。
大が全体の性能を低下させるため、通信量の減少と通信
手順の簡略化が必要とされる。
［従来の技術］
従来の並列処理系の構成例を第４図に示す。
図において、３４はネットワーク、３５．３７．３９゜
−は処理装置（Ｐ） 、３６．３Ｂ、 ４０．−は処理
装置固有の主記憶装置（Ｍ）である。
−は処理装置（Ｐ） 、３６．３Ｂ、 ４０．−は処理
装置固有の主記憶装置（Ｍ）である。
各処理装置Ｐは、全体を制御する処理装置の指示を受け
て、または、自らの処理受入れが可能な時点において、
ネットワーク上の処理要求を受は入れることにより、処
理の一部を分担している。
て、または、自らの処理受入れが可能な時点において、
ネットワーク上の処理要求を受は入れることにより、処
理の一部を分担している。
［発明が解決しようとする問題点］
従来の処理系においては、各処理装置は独自の主起ｔα
を持ち、処理装置間の通信はすべて同一のネットワーク
によって行うように構成されているため、各処理装置が
全体の処理の一部を分担しつつ全体の負荷を平均化し、
処理を分割するために、各装置間の通信量が増大し、処
理系全体の効率が低下するという問題を生じていた。
を持ち、処理装置間の通信はすべて同一のネットワーク
によって行うように構成されているため、各処理装置が
全体の処理の一部を分担しつつ全体の負荷を平均化し、
処理を分割するために、各装置間の通信量が増大し、処
理系全体の効率が低下するという問題を生じていた。
本発明は、このような従来の問題点を解消した新規な並
列処理系構成方式を提供しようとするものである。
列処理系構成方式を提供しようとするものである。
［問題点を解決するための手段］
第１図は本発明の並列処理系構成方式の原理ブロック図
を示す。
を示す。
図において、１は処理装置ネットワーク、２は主記憶ネ
ットワーク、３，４，５，８，９．１０は処理装置（Ｐ
） 、６．１１は主記憶装置（Ｍ） 、７゜１２は主記
憶制御装置（ＭＣ）である。
ットワーク、３，４，５，８，９．１０は処理装置（Ｐ
） 、６．１１は主記憶装置（Ｍ） 、７゜１２は主記
憶制御装置（ＭＣ）である。
図に示すように、複数の処理装置が一つの主記憶装置を
共有し、群を構成する。
共有し、群を構成する。
主記憶アドレスは、第２図に示すように、処理装置内ア
ドレス１５に、群識別コード１３と、処理装置コード１
４を付加した形として構成される。
ドレス１５に、群識別コード１３と、処理装置コード１
４を付加した形として構成される。
［作用］
処理装置３，４．５は主記憶装置６を共有して第１の群
を構成し、処理装置８．９．１０は主記憶装置１１を共
有して第２の群を構成する。
を構成し、処理装置８．９．１０は主記憶装置１１を共
有して第２の群を構成する。
一つの群内の処理装置間の通信は共有主記憶装置を介し
て行わしめ、且つ密接に関連した処理を同一群内の処理
装置に分配することにより、ネットワークを介した通信
量を大幅に減少できる。
て行わしめ、且つ密接に関連した処理を同一群内の処理
装置に分配することにより、ネットワークを介した通信
量を大幅に減少できる。
さらに、主記憶アドレスを、群識別コード１３、処理装
置コード１４、および処理装置内アドレス１５により構
成したことによって、同一のアドレス体系の下で、すべ
ての処理装置から他群を含めた主起ｔαアクセスおよび
データ転送が可能となり、従って、通信手順の簡略化が
可能となる。
置コード１４、および処理装置内アドレス１５により構
成したことによって、同一のアドレス体系の下で、すべ
ての処理装置から他群を含めた主起ｔαアクセスおよび
データ転送が可能となり、従って、通信手順の簡略化が
可能となる。
［実施例］
第３図は、本発明の一実施例における主記憶制御装置の
回路構成を示すブロック図である。
回路構成を示すブロック図である。
第３図において、１１０は処理装置ネットワーク、１３
０、１４０．１５０は処理装置、１６０は主記憶装置、
１２０は主記憶ネットワークである。
０、１４０．１５０は処理装置、１６０は主記憶装置、
１２０は主記憶ネットワークである。
１３１、１４１．１５１は各処理装置間１３０．１４０
．１５０の処理装置ネットワーク１１０を通じての通信
を制御する通信制御装置である。
．１５０の処理装置ネットワーク１１０を通じての通信
を制御する通信制御装置である。
１７０は主記憶制御装置であり、各処理装置１３ｏ。
１４０、１５０からの主記憶装置１６０へのアクセスを
制御し、他の群へのアクセスであるときは主記憶ネット
ワーク１２０を通じて転送する。
制御し、他の群へのアクセスであるときは主記憶ネット
ワーク１２０を通じて転送する。
１７１はアドレスレジスタ、１７２はデータレジスタ、
１７４は比較回路、１７７は通信制御回路である。
１７４は比較回路、１７７は通信制御回路である。
以下、本実施例装置の動作を説明する。
（１１処理袈置からアドレスレジスタ１７１に入れられ
たアドレスは、比較回路１７４によって境界メモリ１７
３と比較され、前記群識別コード１３によって自群の主
記憶アクセスか他群の主記憶アクセスかを判定される。
たアドレスは、比較回路１７４によって境界メモリ１７
３と比較され、前記群識別コード１３によって自群の主
記憶アクセスか他群の主記憶アクセスかを判定される。
（２）自群の主記憶アクセスと判定された場合は、主記
憶インタフェース１７５を通じて主記憶装置１６０にア
クセスされ、読出しデータはデータレジスタ１７２に介
して転送される。書込みの場合は、データレジスタ１７
２に置かれたデータにより書込みが行われる。
憶インタフェース１７５を通じて主記憶装置１６０にア
クセスされ、読出しデータはデータレジスタ１７２に介
して転送される。書込みの場合は、データレジスタ１７
２に置かれたデータにより書込みが行われる。
（３）他群の主記憶をアクセスすると判定された場合は
、通信起動回路１７６によって通信制御回路エフ７を起
動させ、アドレスは主記憶インタフェース１２０を通じ
て転送される。読出しデータまたは書込みデータは、転
送制御回路１７８によりバッファ記憶１７９を介してデ
ータ転送を行わせる。
、通信起動回路１７６によって通信制御回路エフ７を起
動させ、アドレスは主記憶インタフェース１２０を通じ
て転送される。読出しデータまたは書込みデータは、転
送制御回路１７８によりバッファ記憶１７９を介してデ
ータ転送を行わせる。
（４）他群から主記憶インタフェース１２０を通じての
主記憶アクセスは、通信制御回路１７７から主記憶イン
タフェース１７５を通じて主記憶装置１６０にアクセス
され、データも同一の経路で転送される。
主記憶アクセスは、通信制御回路１７７から主記憶イン
タフェース１７５を通じて主記憶装置１６０にアクセス
され、データも同一の経路で転送される。
［発明の効果］
以上説明のように本発明によれば、複数の処理装置より
なる群内の主記憶共有化により、密接に関連した処理の
間の大量のデータ転送処理が減少でき、また、並列処理
系全体を管理するアドレス体系によりデータ通信手順の
簡略化が可能であり、そのデータ処理効率の向上に寄与
する効果は極めて大である。
なる群内の主記憶共有化により、密接に関連した処理の
間の大量のデータ転送処理が減少でき、また、並列処理
系全体を管理するアドレス体系によりデータ通信手順の
簡略化が可能であり、そのデータ処理効率の向上に寄与
する効果は極めて大である。
第１図は本発明の原理ブロック図、
第２図は本発明によるアドレス構成を示す図、第３図は
本発明の一実施例の回路構成ブロック図、 第４図は従来の並列処理系の構成例を示す図である。 図面において、 ■は処理装置ネットワーク、 ２は主記憶ネットワーク、 ３、 ４． ５． ８． ９．１０．３５．３７．３９
．４１．４３゜１３０、１４０．１５０は処理袋！ （
Ｐ）、６、１１．３６．３８．４０．４２．４４．１６
０は主記憶装置（Ｍ）、 ７、１２．１７０は主記憶制御装置（ＭＣ）、３４はネ
ットワーク、 １３１、１４Ｌ １５１は通信制御装置（ＣＣ）、１７
１ はアドレスレジスタ、 １７２はデータレジスタ、 １７３は境界メモリ、 １７４は比較回路、 １７５は主記憶インタフェース、 １７６は通信起動回路、 １７７は通信制御回路、 １７８は転送制御回路、 １７９はバッファ記憶、 をそれぞれ示す。 り ヲ を 本発明の原理ブロック図 第１図 第 ２ 図
本発明の一実施例の回路構成ブロック図、 第４図は従来の並列処理系の構成例を示す図である。 図面において、 ■は処理装置ネットワーク、 ２は主記憶ネットワーク、 ３、 ４． ５． ８． ９．１０．３５．３７．３９
．４１．４３゜１３０、１４０．１５０は処理袋！ （
Ｐ）、６、１１．３６．３８．４０．４２．４４．１６
０は主記憶装置（Ｍ）、 ７、１２．１７０は主記憶制御装置（ＭＣ）、３４はネ
ットワーク、 １３１、１４Ｌ １５１は通信制御装置（ＣＣ）、１７
１ はアドレスレジスタ、 １７２はデータレジスタ、 １７３は境界メモリ、 １７４は比較回路、 １７５は主記憶インタフェース、 １７６は通信起動回路、 １７７は通信制御回路、 １７８は転送制御回路、 １７９はバッファ記憶、 をそれぞれ示す。 り ヲ を 本発明の原理ブロック図 第１図 第 ２ 図
Claims (2)
- （１）複数の処理装置をネットワークにより結合した並
列処理系において、 処理装置（３、４、５、８、９、１０）を、それぞれ一
つの主記憶装置（６または１１）を共有する複数の処理
装置からなる群に分割して構成すると共に、 前記各処理装置（３、４、５、８、９、１０）を結合す
るネットワーク（１）と、 前記各主記憶装置（６、１１）を結合するネットワーク
（２）とを備え 該ネットワーク（１）を通ずる処理装置間通信およびネ
ットワーク（２）を通ずる主記憶装置間のデータ転送に
より各処理装置が処理を分担して実行するよう構成した
ことを特徴とする並列処理系構成方式。 - （２）上記主記憶装置（６）若しくは（１１）へのアク
セスアドレスを、 処理装置内アドレス（１５）に、群識別コード（１３）
および処理装置識別コード（１４）を付加した構成とし
たことを特徴とする特許請求の範囲第１項記載の並列処
理系構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001416A JPS63168761A (ja) | 1987-01-07 | 1987-01-07 | 並列処理系構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62001416A JPS63168761A (ja) | 1987-01-07 | 1987-01-07 | 並列処理系構成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63168761A true JPS63168761A (ja) | 1988-07-12 |
| JPH0511340B2 JPH0511340B2 (ja) | 1993-02-15 |
Family
ID=11500871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62001416A Granted JPS63168761A (ja) | 1987-01-07 | 1987-01-07 | 並列処理系構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63168761A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127349A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | システム通信制御方式 |
| JPH0668051A (ja) * | 1992-07-28 | 1994-03-11 | Agency Of Ind Science & Technol | 並列計算機 |
| JP2008509493A (ja) * | 2004-08-13 | 2008-03-27 | クリアスピード テクノロジー パブリック リミテッド カンパニー | プロセッサメモリシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233873A (ja) * | 1986-04-04 | 1987-10-14 | Agency Of Ind Science & Technol | 並列計算機システム |
-
1987
- 1987-01-07 JP JP62001416A patent/JPS63168761A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233873A (ja) * | 1986-04-04 | 1987-10-14 | Agency Of Ind Science & Technol | 並列計算機システム |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127349A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | システム通信制御方式 |
| JPH0668051A (ja) * | 1992-07-28 | 1994-03-11 | Agency Of Ind Science & Technol | 並列計算機 |
| JP2008509493A (ja) * | 2004-08-13 | 2008-03-27 | クリアスピード テクノロジー パブリック リミテッド カンパニー | プロセッサメモリシステム |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0511340B2 (ja) | 1993-02-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008519333A (ja) | 分割トランスアクションを用いたバッファレス・ｄｍａ・コントローラの実施 | |
| US6760743B1 (en) | Instruction memory system for multi-processor environment and disjoint tasks | |
| JPS63168761A (ja) | 並列処理系構成方式 | |
| JP3595131B2 (ja) | プラント制御システム | |
| JPH02132543A (ja) | 情報処理装置 | |
| JPH0254362A (ja) | 並列処理コンピュータ | |
| JPH07160655A (ja) | メモリアクセス方式 | |
| JPH04287263A (ja) | データ転送装置 | |
| JPH0358162A (ja) | プロセッサ間通信方式 | |
| JP2841432B2 (ja) | データ転送装置 | |
| JPS6383854A (ja) | デ−タ転送回路 | |
| JPH0410050A (ja) | 計算機システム | |
| JPS60129865A (ja) | 通信装置 | |
| JPH04333127A (ja) | 磁気ディスク制御装置 | |
| JPS61143863A (ja) | バス分割制御方式 | |
| JPH05158859A (ja) | 情報処理装置 | |
| JPS6158072A (ja) | システム制御装置 | |
| JPS6310398A (ja) | ２ポ−トメモリのアクセス方式 | |
| JPS62286137A (ja) | 分散フアイル処理方式 | |
| JPH1098751A (ja) | ページングエンコーダシステムおよびページングエンコーダ | |
| JPS60253083A (ja) | 記憶装置制御方式 | |
| JPH01271852A (ja) | データ転送方式 | |
| JPH04236651A (ja) | バス制御方式 | |
| JPH04239954A (ja) | 入出力制御装置 | |
| JPS63158660A (ja) | マルチプロセツサバス制御方式 |