JPH01271852A - データ転送方式 - Google Patents
データ転送方式Info
- Publication number
- JPH01271852A JPH01271852A JP10108488A JP10108488A JPH01271852A JP H01271852 A JPH01271852 A JP H01271852A JP 10108488 A JP10108488 A JP 10108488A JP 10108488 A JP10108488 A JP 10108488A JP H01271852 A JPH01271852 A JP H01271852A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- peripheral device
- cpu
- data
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 137
- 230000002093 peripheral effect Effects 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 claims abstract description 12
- 238000007796 conventional method Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は中央処理装置が取り扱えるメモリと周辺装置
との間のデータ転送方式に関する。
との間のデータ転送方式に関する。
「従来の技術」
従来のこの種のデータ転送方式は、第３図に示すように
、中央処理装置（ＣＰＵ）１１と周辺装置とは、周辺装
置インタフェース１２−１１０ハソファ１３−メモリバ
ス１４−メインメモリ１５間にデータチャネルを構成し
、周辺装置と、メインメモリ１５との間のデータ転送を
実現している、いわゆるＤＭＡ （ダイレクトメモリア
クセス）方式で行っている。
、中央処理装置（ＣＰＵ）１１と周辺装置とは、周辺装
置インタフェース１２−１１０ハソファ１３−メモリバ
ス１４−メインメモリ１５間にデータチャネルを構成し
、周辺装置と、メインメモリ１５との間のデータ転送を
実現している、いわゆるＤＭＡ （ダイレクトメモリア
クセス）方式で行っている。
転送データ量の増加、ＣＰＵＩ １のメモリアクセスの
増加により、メモリバス１４、メインメモリ１５は使用
頻度が高まり、ＣＰＵＩ １のメインメモリ１５に対す
るアクセスと、周辺装置のデータ転送とが競合する度合
も高くなり、その結果としてデータ転送速度、ＣＰＵ処
理速度が思った程向上しない。つまりＣＰＵＩＩがメモ
リハ゛ス１４を使用している場合、周辺装置とメインメ
モリ１５とのデータ転送は行えず、メモリバス１４が開
放されるまで待たなければならないため、転送時間が増
大する。また周辺装置とメインメモリ１５との間でデー
タ転送中はメモリバス１４が占有されるため、ＣＰＵＩ
Ｉがメモリバス１４を使用する場合はＣＰＵＩＩ側が待
たされ、ＣＰＵＩＩの処理速度が低下する。
増加により、メモリバス１４、メインメモリ１５は使用
頻度が高まり、ＣＰＵＩ １のメインメモリ１５に対す
るアクセスと、周辺装置のデータ転送とが競合する度合
も高くなり、その結果としてデータ転送速度、ＣＰＵ処
理速度が思った程向上しない。つまりＣＰＵＩＩがメモ
リハ゛ス１４を使用している場合、周辺装置とメインメ
モリ１５とのデータ転送は行えず、メモリバス１４が開
放されるまで待たなければならないため、転送時間が増
大する。また周辺装置とメインメモリ１５との間でデー
タ転送中はメモリバス１４が占有されるため、ＣＰＵＩ
Ｉがメモリバス１４を使用する場合はＣＰＵＩＩ側が待
たされ、ＣＰＵＩＩの処理速度が低下する。
「課題を解決するための手段」
この発明によればメインメモリと同様にＣＰＵが取り扱
えるメモリ部がメモリバスと周辺装置インタフェースと
の間に設けられ、そのメモリ部にはＣＰＵのメモリアド
レス空間上にメインメモリと別の領域が割り付けられ、
このメモリ部はメモリバスとは別の経路により、ＣＰＵ
がアクセス中でなければ周辺装置インタフェースから任
意に読め出し書き込みが可能とされている。
えるメモリ部がメモリバスと周辺装置インタフェースと
の間に設けられ、そのメモリ部にはＣＰＵのメモリアド
レス空間上にメインメモリと別の領域が割り付けられ、
このメモリ部はメモリバスとは別の経路により、ＣＰＵ
がアクセス中でなければ周辺装置インタフェースから任
意に読め出し書き込みが可能とされている。
請求項２の発明によれば複数のメモリ部がメモリバスと
周辺装置インタフェースとの間に設けられ、各メモリ部
にはＣＰＵのメモリアドレス空間上にメインメモリと別
の領域がそれぞれ割り伺けられ、これらメモリ部はそれ
ぞれ、メモリバスとは別の径路により、ＣＰＵがアクセ
ス中でなければ周辺装置インタフェースから任意に読み
出し書き込みが可能とされる。
周辺装置インタフェースとの間に設けられ、各メモリ部
にはＣＰＵのメモリアドレス空間上にメインメモリと別
の領域がそれぞれ割り伺けられ、これらメモリ部はそれ
ぞれ、メモリバスとは別の径路により、ＣＰＵがアクセ
ス中でなければ周辺装置インタフェースから任意に読み
出し書き込みが可能とされる。
「実施例」
第１図はこの発明の実施例を示し、第３図と対応する部
分に同一符号を付けである。この発明においてはメモリ
バス１４と周辺装置インタフェース１２との間にメモリ
部２１が設けられる。メモリ部２１は周辺装置側とメモ
リバス１４側との両方から任意にアクセス可能なものと
する。即らＣＰＵＩＩがメインメモリ１５及びメモリバ
ス１４を使用中においても周辺装置はメモリ部２１と任
意にデータ転送を実現できる。またメモリ部２１はＣＰ
ＵＩ １のメモリアドレス空間上でメインメモリ１５と
同じようにアクセス可能なものとし、メモリ部２１とメ
インメモリ１５とはメモリアドレス空間上のそれぞれ独
立な領域に割り付けられる。
分に同一符号を付けである。この発明においてはメモリ
バス１４と周辺装置インタフェース１２との間にメモリ
部２１が設けられる。メモリ部２１は周辺装置側とメモ
リバス１４側との両方から任意にアクセス可能なものと
する。即らＣＰＵＩＩがメインメモリ１５及びメモリバ
ス１４を使用中においても周辺装置はメモリ部２１と任
意にデータ転送を実現できる。またメモリ部２１はＣＰ
ＵＩ １のメモリアドレス空間上でメインメモリ１５と
同じようにアクセス可能なものとし、メモリ部２１とメ
インメモリ１５とはメモリアドレス空間上のそれぞれ独
立な領域に割り付けられる。
ごれによりＣＰＵＩＩは従来メインメモリ１５上で行っ
ていたデータ処理をメモリ部２１上で行い、その処理の
終了と同時にメモリ部２１は周辺装置のデータハソファ
となり、メモリバス１４、メインメモリ１５が使用中で
あっても、メモリ部２１と周辺装置との間では任意にデ
ータ転送を行え、ＣＰＵＩ １の処理状態に影響されず
、高速かつ一定の速度でデータ転送が実現できる。逆に
メモリ部２１と周辺装置との間でデータ転送中であって
も、これはメインメモリ１５、メモリバス１４に影響を
与えないため、ＣＰＵＩ １の処理速度は低下しない。
ていたデータ処理をメモリ部２１上で行い、その処理の
終了と同時にメモリ部２１は周辺装置のデータハソファ
となり、メモリバス１４、メインメモリ１５が使用中で
あっても、メモリ部２１と周辺装置との間では任意にデ
ータ転送を行え、ＣＰＵＩ １の処理状態に影響されず
、高速かつ一定の速度でデータ転送が実現できる。逆に
メモリ部２１と周辺装置との間でデータ転送中であって
も、これはメインメモリ１５、メモリバス１４に影響を
与えないため、ＣＰＵＩ １の処理速度は低下しない。
メモリ部２１を迂回するＤＭＡ用径路を併設するごとに
より従来と同様に周辺装置とメインメモリ１５との間の
データ転送も可能となる。
より従来と同様に周辺装置とメインメモリ１５との間の
データ転送も可能となる。
第２図はこの発明の他の実施例を示し、第１図と対応す
る部分には同一符号を付けである。この実施例において
はメモリ部２２がメモリバス１４と周辺装置インタフェ
ース１２との間に設けられる。メモリ部２２にはＣＰＵ
ＩＩのメモリアドレス空間内にメインメモリ１５、メモ
リ部２１の各アドレス領域と異なる領域が割り付けられ
、ＣＰＵ１１によりアクセス可能とされる。またメモリ
部２２は周辺装置側からも任意に読み出し書き込みが可
能とされる。
る部分には同一符号を付けである。この実施例において
はメモリ部２２がメモリバス１４と周辺装置インタフェ
ース１２との間に設けられる。メモリ部２２にはＣＰＵ
ＩＩのメモリアドレス空間内にメインメモリ１５、メモ
リ部２１の各アドレス領域と異なる領域が割り付けられ
、ＣＰＵ１１によりアクセス可能とされる。またメモリ
部２２は周辺装置側からも任意に読み出し書き込みが可
能とされる。
従ってＣＰＵ１１が一方のメモリ部２１に対して読み出
し書き込みをしている間に、同時に周辺装置と他方のメ
モリ部２２との間でデータ転送が可能となり、ＣＰＵＩ
１のメモリ部２１のデータに対する処理速度は低下せ
ず、メモリ部２２と周辺装置とのデータ転送速度も低下
しない。メモリ部２１とメモリ部２２とを交互にデータ
転送用領域、データ処理用領域として使用し、周辺装置
とＣＰＵＩＩとの間で転送データに対してＣＰＵが処理
を行いながら高速データ転送を効率よく実現することが
できる。
し書き込みをしている間に、同時に周辺装置と他方のメ
モリ部２２との間でデータ転送が可能となり、ＣＰＵＩ
１のメモリ部２１のデータに対する処理速度は低下せ
ず、メモリ部２２と周辺装置とのデータ転送速度も低下
しない。メモリ部２１とメモリ部２２とを交互にデータ
転送用領域、データ処理用領域として使用し、周辺装置
とＣＰＵＩＩとの間で転送データに対してＣＰＵが処理
を行いながら高速データ転送を効率よく実現することが
できる。
１−発明の効果」
請求項１の発明によれば周辺装置がメモリ部２１にデー
タ転送を終了した時点て、ＣＰＩＪｌｌがメモリ部２１
内のデータ処理を行い、逆にメモリ部２１内のデータ処
理力ｑ冬了した時点でメモリ部２１から周辺装置−１の
テーク転送を行うため、ＣＰＩＪｌｌがメモリバス１４
を使用中で有る無しに拘らず、メモリ部２１と周辺装置
との間°ζテデー転送が待ち時間なしに行え、データ転
送時間を従来方式よりも短縮できる。
タ転送を終了した時点て、ＣＰＩＪｌｌがメモリ部２１
内のデータ処理を行い、逆にメモリ部２１内のデータ処
理力ｑ冬了した時点でメモリ部２１から周辺装置−１の
テーク転送を行うため、ＣＰＩＪｌｌがメモリバス１４
を使用中で有る無しに拘らず、メモリ部２１と周辺装置
との間°ζテデー転送が待ち時間なしに行え、データ転
送時間を従来方式よりも短縮できる。
従来方式ではメインメーしりと周辺装置との間のう一一
夕転送でメモリバスを占有するため、ＣＰＵがメモリバ
スを使用する時点て、ＣＰＵ側か待たされることが生し
、ＣＰ １．Ｊの処理速度を低下さ−ヒるが、この発明
方式ではこのようなことは全く起らないためＣＩ） Ｕ
の処理速度は従来方式と比べて向上する。
夕転送でメモリバスを占有するため、ＣＰＵがメモリバ
スを使用する時点て、ＣＰＵ側か待たされることが生し
、ＣＰ １．Ｊの処理速度を低下さ−ヒるが、この発明
方式ではこのようなことは全く起らないためＣＩ） Ｕ
の処理速度は従来方式と比べて向上する。
周辺装置とメモリ部との間のテーク転送が、他の周辺装
置とメインメモリとの間のデータ転送、及びＣＰＵの処
理能力と無関係であるため、データ転送速度は一定速度
で維持でき、低下することばない。
置とメインメモリとの間のデータ転送、及びＣＰＵの処
理能力と無関係であるため、データ転送速度は一定速度
で維持でき、低下することばない。
メモリ部２」を迂回した径路をイ〕（設する場合ば、従
来方式におけるＤＭＡでのメインメモリ１５へのデータ
転送か可能であるため、従来方式のソフＩ・ウェアに対
して互換性を持つことができる。
来方式におけるＤＭＡでのメインメモリ１５へのデータ
転送か可能であるため、従来方式のソフＩ・ウェアに対
して互換性を持つことができる。
メモリ部２１はＣＰ Ｕメモリとして見なされるが、周
辺装置インタフェース１２と同一に実装されるため、メ
モリバス１５に対してメモリ部２１の与える電気的影響
は従来方式の場合と何ら変りかない。
辺装置インタフェース１２と同一に実装されるため、メ
モリバス１５に対してメモリ部２１の与える電気的影響
は従来方式の場合と何ら変りかない。
従来方式では周辺装置・−一・メモリバス・−・メイン
メモリの順てメインメモリ１５へのデータ転送の終了後
に、次回のデータ転送を周辺装置・−−−・メモリバス
・−一・メインメモリの順で行い、各々の転送り゛イク
ルが終了するまで、他の転送り″イクルは待ら状態とな
ってしまい、データ転送速度を低下させてしまった。ま
たＣＰＵがメモリバスを使用し−（いるナイクルではデ
ータ転送ザイクルは待ち状態となってしまいデータ転送
速度を低下さ・Ｕていた。
メモリの順てメインメモリ１５へのデータ転送の終了後
に、次回のデータ転送を周辺装置・−−−・メモリバス
・−一・メインメモリの順で行い、各々の転送り゛イク
ルが終了するまで、他の転送り″イクルは待ら状態とな
ってしまい、データ転送速度を低下させてしまった。ま
たＣＰＵがメモリバスを使用し−（いるナイクルではデ
ータ転送ザイクルは待ち状態となってしまいデータ転送
速度を低下さ・Ｕていた。
しかし請求項２の発明によれば２つのメモリ部２１．２
２を用いて周辺装置とメモリ部との間のデータ転送待ち
時間の削除、メモリデータ処理待ち時間の削除を以下の
方法で実現できる。
２を用いて周辺装置とメモリ部との間のデータ転送待ち
時間の削除、メモリデータ処理待ち時間の削除を以下の
方法で実現できる。
■ 周辺装置よりメモリ部２１へのデータ転送を行う。
■ メモリ部２１のメモリデータの処理を行うと同時に
周辺装置からメモリ部２２へのデータ転送を行う。
周辺装置からメモリ部２２へのデータ転送を行う。
■ メモリ部２２のメモリデータの処理を行うと同時に
周辺装置からメモリ部２１へのデータ転送を行う。
周辺装置からメモリ部２１へのデータ転送を行う。
■ 以下■、■を順次繰り返してデータの転送、処理を
待ら時間なしで実行する。
待ら時間なしで実行する。
つまり、メモリ部２１．２２の周辺装置から読め出し書
き込めと、ＣＰＵからの読み出し書き込めとか完全に他
から独立して行えるため、２つのメモリ部２１．２２を
周辺装置とＣＰＵとで交互に専有して用い、データ転送
待ち時間を削除できる。
き込めと、ＣＰＵからの読み出し書き込めとか完全に他
から独立して行えるため、２つのメモリ部２１．２２を
周辺装置とＣＰＵとで交互に専有して用い、データ転送
待ち時間を削除できる。
従来方式においては周辺装置とメインメモリとの間での
データ転送中にＣＰＵからのメモリバスの使用要求があ
った場合、データ転送、ＣＰＵ要求のいずれかが、待ち
状態となり、データ転送速度の低下、ｃｐｕ処理速度の
低下を招くが、この発明方式ではメモリバスの同時要求
そのものが発生しないため転送速度、処理速度は相互に
無関係に維持される。
データ転送中にＣＰＵからのメモリバスの使用要求があ
った場合、データ転送、ＣＰＵ要求のいずれかが、待ち
状態となり、データ転送速度の低下、ｃｐｕ処理速度の
低下を招くが、この発明方式ではメモリバスの同時要求
そのものが発生しないため転送速度、処理速度は相互に
無関係に維持される。
第１図はこの発明のデータ転送方式の一例を示すブロッ
ク図、第２図はその他の例を示すブロック図、第３図は
従来のデータ転送方式を示ずブ１コック図である。
ク図、第２図はその他の例を示すブロック図、第３図は
従来のデータ転送方式を示ずブ１コック図である。
Claims (2)
- （１）メインメモリと同様に中央処理装置が取り扱える
メモリ部がメモリバスと周辺装置インタフェースとの間
に設けられ、 そのメモリ部には上記中央処理装置のメモリアドレス空
間上に上記メインメモリと別の領域が割付けられ、 このメモリ部は上記メモリバスとは別の経路により、上
記中央処理装置がアクセス中でなければ上記周辺装置イ
ンタフェースから任意に読み出し書き込みが可能とされ
ているデータ転送方式。 - （２）メインメモリと同様に中央処理装置が取り扱える
複数のメモリ部がメモリバスと周辺装置インタフェース
との間に設けられ、 これらメモリ部には上記中央処理装置のメモリアドレス
空間上に上記メインメモリと別の領域がそれぞれ割り付
けられ、 これらメモリ部は上記メモリバスとは別の経路により、
上記中央処理装置がアクセス中でなければ上記周辺装置
インタフェースからそれぞれ任意に読み出し書き込みが
可能とされているデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108488A JPH01271852A (ja) | 1988-04-22 | 1988-04-22 | データ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10108488A JPH01271852A (ja) | 1988-04-22 | 1988-04-22 | データ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01271852A true JPH01271852A (ja) | 1989-10-30 |
Family
ID=14291233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10108488A Pending JPH01271852A (ja) | 1988-04-22 | 1988-04-22 | データ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01271852A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231665A (ja) * | 1983-06-14 | 1984-12-26 | Mitsubishi Electric Corp | デイスク制御装置 |
-
1988
- 1988-04-22 JP JP10108488A patent/JPH01271852A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59231665A (ja) * | 1983-06-14 | 1984-12-26 | Mitsubishi Electric Corp | デイスク制御装置 |
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