JPS6395556A - Ｄｍａ転送装置 - Google Patents
Ｄｍａ転送装置Info
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- JPS6395556A JPS6395556A JP24163686A JP24163686A JPS6395556A JP S6395556 A JPS6395556 A JP S6395556A JP 24163686 A JP24163686 A JP 24163686A JP 24163686 A JP24163686 A JP 24163686A JP S6395556 A JPS6395556 A JP S6395556A
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- memory
- port
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- 230000004044 response Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 235000017166 Bambusa arundinacea Nutrition 0.000 description 1
- 235000017491 Bambusa tulda Nutrition 0.000 description 1
- 241001330002 Bambuseae Species 0.000 description 1
- 208000033748 Device issues Diseases 0.000 description 1
- 235000015334 Phyllostachys viridis Nutrition 0.000 description 1
- 239000011425 bamboo Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤＭＡ転送装置に関する。
従来のＤＭＡ転送装置では、主記憶と、他の装置との間
にデータの授受を行う装置を決定する調停装置を設け、
中央処理装置（以下ｃＰＵという）並びに他の入出力機
器が主記憶との間でデータの転送を行う際には、その装
置が前記調停装置にデータ・転送要求を出し、調停装置
が選択した装置がデータ転送する方式が採用されていた
。
にデータの授受を行う装置を決定する調停装置を設け、
中央処理装置（以下ｃＰＵという）並びに他の入出力機
器が主記憶との間でデータの転送を行う際には、その装
置が前記調停装置にデータ・転送要求を出し、調停装置
が選択した装置がデータ転送する方式が採用されていた
。
しかし、この様な従来のＤＭＡ転送装置では、調停装置
が選択した装置しか主記憶にアクセスすることが出来な
いため、入出力機器が主記憶とデータの転送を行ってい
る間はＣＰＵは主記憶をア。
が選択した装置しか主記憶にアクセスすることが出来な
いため、入出力機器が主記憶とデータの転送を行ってい
る間はＣＰＵは主記憶をア。
クセスすることが出来ず、それがシステム全体のスルー
プットを低下させる一因となっていた。また、データの
転送速度は主記憶のサイクル・タイムによって抑えられ
、高速な入出力機器との転送を行う場合の速度低下の一
因となっていた。
プットを低下させる一因となっていた。また、データの
転送速度は主記憶のサイクル・タイムによって抑えられ
、高速な入出力機器との転送を行う場合の速度低下の一
因となっていた。
本発明の目的は、この様な従来の欠点を除去せしめて入
出力機器が主記憶とデータを転送している間もＣＰＵ主
記憶をアクセスすることを可能にし、更に、入出力機器
と主記憶との間のデータ転送を高速に行うことが可能で
あるようなりＭＡ転送装置を提供することにある。
出力機器が主記憶とデータを転送している間もＣＰＵ主
記憶をアクセスすることを可能にし、更に、入出力機器
と主記憶との間のデータ転送を高速に行うことが可能で
あるようなりＭＡ転送装置を提供することにある。
本発明はアドレス・データの供給に応答して対応するア
ドレスのデータを供給するランダム・アクセス用の第１
のポートと、データを保持するメモリ・セルと、アドレ
ス・データと転送命令との供給に対応して、この転送命
令に応じて一連のデータを前記メモリ・セルとの間で読
みだし／書き込みを行うシフト・レジスタと、逐次クロ
ックの供給に応答してシフト・レジスタとの間でデータ
を逐次転送する第２のポートとを備えたメモリ・チップ
からなる主記憶と、 主記憶とは第１のポートを介してデータの授受を行う中
央処理装置と、主記憶とは第２のボーＩ・を介して接続
されており、更に、２次記憶装置及び入出力装置等が接
続されている外部バスに接続されていて、主記憶にＤＭ
Ａアドレス・レジスタを介してＤＭＡ転送用のアドレス
を供給し、メモリ・セルとシフト・レジスタ間のデータ
転送を制御し、更に、主記憶に対して逐次クロックを供
給することによって外部バスと主記憶内のシフトレジス
タとの間のデータ転送を制御するインターフェース部か
ら構成される。
ドレスのデータを供給するランダム・アクセス用の第１
のポートと、データを保持するメモリ・セルと、アドレ
ス・データと転送命令との供給に対応して、この転送命
令に応じて一連のデータを前記メモリ・セルとの間で読
みだし／書き込みを行うシフト・レジスタと、逐次クロ
ックの供給に応答してシフト・レジスタとの間でデータ
を逐次転送する第２のポートとを備えたメモリ・チップ
からなる主記憶と、 主記憶とは第１のポートを介してデータの授受を行う中
央処理装置と、主記憶とは第２のボーＩ・を介して接続
されており、更に、２次記憶装置及び入出力装置等が接
続されている外部バスに接続されていて、主記憶にＤＭ
Ａアドレス・レジスタを介してＤＭＡ転送用のアドレス
を供給し、メモリ・セルとシフト・レジスタ間のデータ
転送を制御し、更に、主記憶に対して逐次クロックを供
給することによって外部バスと主記憶内のシフトレジス
タとの間のデータ転送を制御するインターフェース部か
ら構成される。
本発明においては、主記憶のメモリ・チップとして２つ
のポートを有するメモリ・チ・ツブを採用し、ランダム
・アクセス用のポートをＣＰＵからの主記憶アクセス用
に、逐次アクセスポートを外部バスからのデータ転送用
に割り当てている。
のポートを有するメモリ・チ・ツブを採用し、ランダム
・アクセス用のポートをＣＰＵからの主記憶アクセス用
に、逐次アクセスポートを外部バスからのデータ転送用
に割り当てている。
外部バスを通してデータが転送される間にＣＰＵが主記
憶をアクセスしようとした時に、ＣＰＵがアクセスを待
たされるのは、メモリ・セルとシフ１−・レジスタとの
間でデータ転送を行っているときだけである、従ってほ
とんどの場合、ＣＰＵは主記憶のアクセス時に待たされ
ることはない。
憶をアクセスしようとした時に、ＣＰＵがアクセスを待
たされるのは、メモリ・セルとシフ１−・レジスタとの
間でデータ転送を行っているときだけである、従ってほ
とんどの場合、ＣＰＵは主記憶のアクセス時に待たされ
ることはない。
更に、逐次アクセスポートにおけるサイクル・タイムは
３５ナノ秒程度で有り、ランダム・アクセス・ボーＩ−
におけるサイクル・タイム（２５０ナノ秒程度）よりも
はるかに小さい。従って、逐次アクセスポートを用いる
ことにより、従来のＤＭＡ転送装置よりもはるかに高速
に外部バスとデータ転送を行うことが可能となる。
３５ナノ秒程度で有り、ランダム・アクセス・ボーＩ−
におけるサイクル・タイム（２５０ナノ秒程度）よりも
はるかに小さい。従って、逐次アクセスポートを用いる
ことにより、従来のＤＭＡ転送装置よりもはるかに高速
に外部バスとデータ転送を行うことが可能となる。
次に第１図から第２図を参照して本発明の実施例につい
て説明する。
て説明する。
第１図は本発明の一実施例を説明するブロック図である
。
。
第１図のＤＭＡ転送装置は、２つのポートを有するメモ
リ・チップで構成される主記憶１と、中央処理装置２と
、インタフェース部３と、外部バス４と、データ・レジ
スタ５と、アドレス・レジスタ６とを含んで構成される
。また、インタフェース部３はメモリ・アドレス・レジ
スタ７と、ＤＭＡアドレス・レジスタ８と、ＤＭＡデー
タ・レジスタ９と、逐次クロック発生器１０と、制御部
１２を含んでいる。
リ・チップで構成される主記憶１と、中央処理装置２と
、インタフェース部３と、外部バス４と、データ・レジ
スタ５と、アドレス・レジスタ６とを含んで構成される
。また、インタフェース部３はメモリ・アドレス・レジ
スタ７と、ＤＭＡアドレス・レジスタ８と、ＤＭＡデー
タ・レジスタ９と、逐次クロック発生器１０と、制御部
１２を含んでいる。
第２図は第１図の主記憶１を構成するメモリ・チップの
ブロック図である。第２図のメモリ・チップはメモリ・
セル・アレイ１６と、ランダム・アクセス・ポート１７
と、アドレス・バッファ１８と、シフト・レジスタ１つ
と、逐次アクセスポート２０を含んでいる。
ブロック図である。第２図のメモリ・チップはメモリ・
セル・アレイ１６と、ランダム・アクセス・ポート１７
と、アドレス・バッファ１８と、シフト・レジスタ１つ
と、逐次アクセスポート２０を含んでいる。
第１図においてデータ・レジスタ５は主記憶１のメモリ
・チップのランダム・アクセス・ポー１−１７に接続さ
れており、ＤＭＡデータ・レジスタ９は主記憶１のメモ
リ・チップの逐次アクセスポート２０に接続されている
。さらにメモリ・アドレス・レジスタ７は主記憶１のメ
モリ・チップのアドレス・バッファ１８に接続されてい
る。
・チップのランダム・アクセス・ポー１−１７に接続さ
れており、ＤＭＡデータ・レジスタ９は主記憶１のメモ
リ・チップの逐次アクセスポート２０に接続されている
。さらにメモリ・アドレス・レジスタ７は主記憶１のメ
モリ・チップのアドレス・バッファ１８に接続されてい
る。
以下第１図において主記憶１に対するメモリア。
クセスを３通りに分類して説明する。１）外部バス４を
通したＤＭＡ読みだしく主記憶１から外部バス４へ）デ
ータ転送 ■ ■から■までの操作が必要な回数だけ繰り返される
。
通したＤＭＡ読みだしく主記憶１から外部バス４へ）デ
ータ転送 ■ ■から■までの操作が必要な回数だけ繰り返される
。
■ 外部バス４を通して転送の先頭アドレスがＤＭＡア
ドレス・レジスタ８へ転送さ・れ、外部バス４から制御
線１５を通して制御部１２に読みだし要求が伝達される
。先頭アドレスはＤＭＡアドレス・レジスタ８からメモ
リ・アドレス・レジスタ７を経てアドレス・バッファ１
８に入力する。
ドレス・レジスタ８へ転送さ・れ、外部バス４から制御
線１５を通して制御部１２に読みだし要求が伝達される
。先頭アドレスはＤＭＡアドレス・レジスタ８からメモ
リ・アドレス・レジスタ７を経てアドレス・バッファ１
８に入力する。
■制御部１２からの制御線１３により、読みだし転送命
令が主記憶１に出され、主記憶１の選択されたメモリ・
チップのアドレス・バッファ１８で指定されるデータ２
５６語分がシフＩ・・レジスタ１９に１メモリ・サイク
ル・タイム（２５０ナノ秒程度）で一括して転送される
。
令が主記憶１に出され、主記憶１の選択されたメモリ・
チップのアドレス・バッファ１８で指定されるデータ２
５６語分がシフＩ・・レジスタ１９に１メモリ・サイク
ル・タイム（２５０ナノ秒程度）で一括して転送される
。
■ ■が２５６回繰り返し実行される。
■逐次タロツク１１が入力される度に最大３５ナノ程度
のサイクル・タイムで１語ずつデータが逐次アクセスポ
ート２０からＤＭＡデータ・レジスタ９に出力され、更
に外部バス４へ出力される。
のサイクル・タイムで１語ずつデータが逐次アクセスポ
ート２０からＤＭＡデータ・レジスタ９に出力され、更
に外部バス４へ出力される。
２）外部バス４を通したＤＭＡ書き込み（外部バス４か
ら主記憶１へ〉データ転送 ■外部バス４を通してダミー転送のアドレスがＤＭＡア
ドレス・レジスタ８へ転送され、外部バス４から制御線
１５を通して制御部１２の書き込み要求が伝達される。
ら主記憶１へ〉データ転送 ■外部バス４を通してダミー転送のアドレスがＤＭＡア
ドレス・レジスタ８へ転送され、外部バス４から制御線
１５を通して制御部１２の書き込み要求が伝達される。
■制御部１２からの制御線１３により、書き込み転送命
令が指定され、アドレス・バッファ１８で指定される領
域にデータ２５６語分がシフト・レジスタ１９から１メ
モリ・サイクル・タイム（２５０ナノ秒程度）で一括し
て転送される。
令が指定され、アドレス・バッファ１８で指定される領
域にデータ２５６語分がシフト・レジスタ１９から１メ
モリ・サイクル・タイム（２５０ナノ秒程度）で一括し
て転送される。
（この転送は逐次参照ポート転送方向を設定するための
ダミー（空）転送である。、） ■ ■から■までの操作が必要な回数だけ縁り返される
。
ダミー（空）転送である。、） ■ ■から■までの操作が必要な回数だけ縁り返される
。
■ ■が２５６回繰り返し実行される。
■１語単位のデータが外部バス４からＤＭＡデータ・レ
ジスタ９へ転送され、逐次クロック１１が入力されて逐
次アクセスポート２０からシフト・レジスタ１９に転送
される。
ジスタ９へ転送され、逐次クロック１１が入力されて逐
次アクセスポート２０からシフト・レジスタ１９に転送
される。
■外部バス４を通して転送の先頭アドレスがＤＭＡアド
レス・レジスタ８へ転送され、外部バス４から制御線１
５を通して制御部１２に書き込み要求が伝達される。
レス・レジスタ８へ転送され、外部バス４から制御線１
５を通して制御部１２に書き込み要求が伝達される。
■制御部１２からの制御線１３により、書き込み転送命
令が指定され、アドレス・バッファ１８で指定される領
域にデータ２５６語分がシフト・レジスタ１９から１メ
モリ・サイクル・タイム（２５０ナノ秒程度）で一括し
て転送される。
令が指定され、アドレス・バッファ１８で指定される領
域にデータ２５６語分がシフト・レジスタ１９から１メ
モリ・サイクル・タイム（２５０ナノ秒程度）で一括し
て転送される。
３）中央処理装置２が主記憶１をアクセスする場合
■中央処理装置２からインタフェース部３の制御部１２
に制御線１４を通してアクセス要求が伝達されると共に
、アドレス−レジスタ６にアクセスアドレスが設定され
、更にデータ書き込みの場合にはデータ・レジスタ５に
書き込むデータが設定される。
に制御線１４を通してアクセス要求が伝達されると共に
、アドレス−レジスタ６にアクセスアドレスが設定され
、更にデータ書き込みの場合にはデータ・レジスタ５に
書き込むデータが設定される。
■外部バス４と主記憶１、との間でＤＭＡ転送が行われ
ていない場合には、即座に主記憶アクセスが行われ、デ
ータ読みだしの場合はデータ・レジスタに読みだされた
データが設定される。
ていない場合には、即座に主記憶アクセスが行われ、デ
ータ読みだしの場合はデータ・レジスタに読みだされた
データが設定される。
■外部バス４と主記憶１との間でＤＭＡ転送が行われて
いる場合でも、転送命令が実行されている時のみ、最大
１メそり・サイクル分だけ主記憶転送が待たされる、他
の場合には即座に主記憶アクセスが行われる。
いる場合でも、転送命令が実行されている時のみ、最大
１メそり・サイクル分だけ主記憶転送が待たされる、他
の場合には即座に主記憶アクセスが行われる。
以上の様に本発明においては、主記憶のメモリ・チップ
として２つのポートを有するメモリ・チップを採用し、
ランダム・アクセス用のポートをＣＰＵからの主記憶ア
クセス用に、逐次アクセスポートを外部バスからのデー
タ転送用に割り当てている。外部バスを通してデータが
転送される間にＣＰＵが主記憶をアクセスしようとした
時に、ＣＰＵがアクセスを待たされるのは、メモリ・セ
ルとシフト・レジスタとの間でデータ転送を行っている
ときだけである。従ってほとんどの場合、・ＣＰＵは主
記憶のアクセス時に待たされない。更に、逐次アクセス
ポートにおけるサイクル・タイムは３５ナノ秒程度で有
り、ランダム・アクセス・ポートにおけるサイクル・タ
イム（２５０ナノ秒程度）よりもはるかに小さい。従っ
て、逐次アクセスポートを用いることにより、ＤＭＡ転
送装置よりもはるかに高速に外部バスとデータ転送を行
なうことが可能となる。
として２つのポートを有するメモリ・チップを採用し、
ランダム・アクセス用のポートをＣＰＵからの主記憶ア
クセス用に、逐次アクセスポートを外部バスからのデー
タ転送用に割り当てている。外部バスを通してデータが
転送される間にＣＰＵが主記憶をアクセスしようとした
時に、ＣＰＵがアクセスを待たされるのは、メモリ・セ
ルとシフト・レジスタとの間でデータ転送を行っている
ときだけである。従ってほとんどの場合、・ＣＰＵは主
記憶のアクセス時に待たされない。更に、逐次アクセス
ポートにおけるサイクル・タイムは３５ナノ秒程度で有
り、ランダム・アクセス・ポートにおけるサイクル・タ
イム（２５０ナノ秒程度）よりもはるかに小さい。従っ
て、逐次アクセスポートを用いることにより、ＤＭＡ転
送装置よりもはるかに高速に外部バスとデータ転送を行
なうことが可能となる。
第１図は本発明の一実施例を説明するブロック図、第２
図は第１図の主記憶１を講成するメモリ・チップのブロ
ック図である。 １・・・主記憶、２・・・中央処理装置、３・・・イン
タフェース部、４・・・外部バス、５・・・データ・レ
ジスタ、６・・・アドレス・レジスタ、７・・・メモリ
・アドレス・レジスタ、８・・・ＤＭＡアドレス・レジ
スタ、９・・・ＤＭＡデータ・レジスタ、１０・・・逐
次クロック発生器、１１・・・逐次クロック、１２・・
・制御部、１３・・・メモリ・チップに対する制御線、
１４・・・中央処理装置からの制御線、１５・・・外部
バスからの制御線、１６・・・メモリ・セル・アレイ、
１７・・・ランダム・アクセス・ポート、１８・・・ア
ドレス・バッファ、１９・・・シフト・レジスタ、２０
・・・逐次アクセスポート。 箭１ 回
図は第１図の主記憶１を講成するメモリ・チップのブロ
ック図である。 １・・・主記憶、２・・・中央処理装置、３・・・イン
タフェース部、４・・・外部バス、５・・・データ・レ
ジスタ、６・・・アドレス・レジスタ、７・・・メモリ
・アドレス・レジスタ、８・・・ＤＭＡアドレス・レジ
スタ、９・・・ＤＭＡデータ・レジスタ、１０・・・逐
次クロック発生器、１１・・・逐次クロック、１２・・
・制御部、１３・・・メモリ・チップに対する制御線、
１４・・・中央処理装置からの制御線、１５・・・外部
バスからの制御線、１６・・・メモリ・セル・アレイ、
１７・・・ランダム・アクセス・ポート、１８・・・ア
ドレス・バッファ、１９・・・シフト・レジスタ、２０
・・・逐次アクセスポート。 箭１ 回
Claims (1)
- 【特許請求の範囲】 アドレス・データの供給に応答して対応するアドレスの
データを供給するランダム・アクセス用の第１のポート
と、データを保持するメモリ・セルと、アドレス・デー
タと転送命令との供給に対応して、前記転送命令に応じ
て一連のデータを前記メモリ・セルとの間で読みだし／
書き込みを行うシフト・レジスタと、逐次クロックの供
給に応答して前記シフト・レジスタとの間でデータを逐
次転送する第２のポートとを備えたメモリ・チップから
なる主記憶と、 前記主記憶とは前記第１のポートを介してデータの授受
を行う中央処理装置と、 前記主記憶とは前記第２のポートを介して接続されてお
り、更に、２次記憶装置及び入出力装置等が接続されて
いる外部バスに接続されていて、前記主記憶にＤＭＡア
ドレス・レジスタを介して、ＤＭＡ転送用のアドレスを
供給し、前記メモリ・セルと前記シフト・レジスタ間の
データ転送を制御し、更に、前記主記憶に対して前記逐
次クロックを供給することによって前記外部バスと前記
主記憶内の前記シフトレジスタとの間のデータ転送を制
御するインタフェース部から成り、前記外部データ・バ
スと前記主記憶との間で前記インタフェース並びに前記
第２ポートを介して高速にデータを転送することを特徴
とするＤＭＡ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24163686A JPS6395556A (ja) | 1986-10-09 | 1986-10-09 | Ｄｍａ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24163686A JPS6395556A (ja) | 1986-10-09 | 1986-10-09 | Ｄｍａ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6395556A true JPS6395556A (ja) | 1988-04-26 |
Family
ID=17077262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24163686A Pending JPS6395556A (ja) | 1986-10-09 | 1986-10-09 | Ｄｍａ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6395556A (ja) |
-
1986
- 1986-10-09 JP JP24163686A patent/JPS6395556A/ja active Pending
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