JPH02120960A - データを転送するためのおよびデータ転送周期の期間を減少させるための方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明は、データ処理システム内で２つの装置の間で
データを転送するだめの機構に関し、かつより特定的に
は、フライバイ（ｆｌｙ−ｂｙ）直接メモリアクセス（
ＤＭＡ）データ転送を容易にするためのシステムに関す
る。

歴史的に、ディジタルデータ処理システムにおいて、多
量のデータか周辺装置とメモリとの間で転送されなけれ
ばならなかった。これらのシステムにおいて、中央処理
装置かプログラム制御のもとてメモリと周辺装置との間
でデータを転送することに対して責任かあ−）た。その
ようなデータ転送システムは遅く、なぜならば転送され
るデータの各々のバイトごとに、転送を達成するために
要求される多くの命令を中央処理装置がフェッチしかつ
実行しなければならなかったからである。また、中央処
理装置は、それがデータの転送に関係させられる間、他
のタスクに貢献することができなかった。

結局は、直接メモリアクセス機構は装置とメモリとの間
のより遅いプログラム制御されたデータ転送に取って代
わった。２つの装置が通信バスを介して互いの間でデー
タを転送するデータ処理システムにおいて、直接メモリ
アクセス装置の使用は今よく知られている。直接メモリ
アクセス機構はデータがメモリから注意されていない特
定の装置に直接流れることを可能とする。このデータ転
送機構はフロースルー（ｆｌ　ｏｗ−ｔ　ｈ　ｒ　ｕ）
と呼ばれる。換言すれば、初期のデータ位置か識別され
かつデータの量か決められた後、中央処理装置制御はも
はや必要とされない。装置がメモリ内のデータにアクセ
スするとき、装置とメモリとの間に配置された、Ｄ　Ｍ
　Ａユニットはその間のデータ転送を制御する。

Ｄ　Ｍ　Ａユニットは典型的には、必要なときに装置の
ために利用できるそのようなデータを釘するｔこめ１こ
装置１こ巾云送されるメモリからのデータをバッファす
るための一時１Ｘ己億レジスタを白″する。こうして、
典型的なりＭＡ読出動作において、メモリ内の特定のア
ドレスのデータがＤ〜ＩＡユニットの一時記憶レジスタ
へメモリがら、かつそのときから一時記憶レジスタから
要求している装置へ伝送される（読出される）。同様に
、典型的なりＭＡ読出動作において、データが装置によ
って発生され、Ｄ　Ｍ　Ａ一時レジスタへ転送され、か
つそれからその中′＼の記ｔ８のためにメモリ内の適切
な位置に再伝送される。

より最近、いわゆるフライバイ技術が開発され、それに
よってＤＭＡユニット内の一時記憶レジスタはもはや必
要とはされない。フライバイＤＭＡ読出データ転送にお
いて、データはメモリから読出されかつＤＭＡユニット
の制御の下で要求している装置に伝送されるかしかしそ
れの一時記憶しンスタにはストアされない。フライハイ
転送モードはソースと行先との両方のために別個の読出
および書込制御があることを要求する。フライバイＤ　
ｌｖｌ　Ａ書込動作は類似の態様で働く。

ダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置
はそれらの低いコストと高い密度のためにシステム内で
しばしば用いられる。メモリ内の位置にアクセスするた
めに、位置のアドレスは適切な制御信号とともに装置に
供給されなければならない。

メモリの内部レイアウトを最適化しかつ装置のビンカウ
ントを最小にするために、同じ組のビンを用いて、行お
よび列アドレスと呼ばれる２つの部分内の所望のメモリ
位置のアドレスを供給することか望ましい。行アドレス
ストローブ（ＲＡＳ）および列アドレスストローブ（ｃ
ＡＳ）クロック１号はビン」二の行および列アドレスの
γＹ在を示し、かつアドレスを内部的にラッチするため
にＤＲＡＭ装置の内部論理によって用いられる。書込能
動化（ＷＥ）と呼ばれる（＝１加的な制御信号か所望の
メモリアクセス周期が読出周期（ＷＥ非活性）または書
込周期（ＷＥ活性）のいずれであるかを示すために用い
られる。

行および列のアレイにメモリを構成することによって、
その行のすべてのエレメントがアクセスされるまで、連
続するメモリ位置は同じ行内である。また、行内のいず
れのビットでもがアクセスされるときはいつも、内部的
に全体の行がアクセスされかつメモリアレイの外側へも
たらされる。

それから選択された列ビットが、列アドレスストローブ
によって認識され、要求している装置に供給される。も
し次のアクセスの行アドレスが前のアクセスのそれと同
じであれば、次の位置は単に、その位置の列アドレスを
供給しかつＣＡＳ制御線を活性化することによって選択
され得る。この技術はＣＡＳ周期を実行することとして
周知である。

生活、最小のオフタイムが２つの連続するＣＡＳ周期の
間に存在する。さらに、もし従来のフライバイ技術が用
いられれば、要求している装置のためのデータセットア
ツプおよび保持時間の要件がメモリアクセス間の時間の
予め定められた長さを必要とする。より重要なことには
、もしメモリと装置とが同じ周期時間を有していたとし
ても、それらは同し最小周期時間で働くように設計され
ることができない。これは、伝送する装置が互換性のな
いデータ出力およびデータターンオフ遅延を有しかつ受
取る装置が互換性のないデータセットアツプおよびデー
タ保持時間を有するという事実に起因する。

改良されたフライバイ技術を用いてＤＭＡ環境内にデー
タ転送のシステムを提供することが有利であろう。

ＤＲＡＭ内にデータの読出動作を開始しかつこのデータ
を迅速に捕捉するだめのシステムを提供することもまた
有利であろう。

データ通信バスから捕捉されたデータが１９の周期内で
バス上に再駆動され得るデータを転送するためのシステ
ムを提供することもまた有利であろう。

データがデータバス上で再駆動されている間にＣＡＳ線
を非活性化し、それによって時間の普通の期間よりも短
い間にＣＡＳ線が再活性化されることを可能とすること
もまた有利であろう。

発明の要約 この発明に従えば、１９のアクセス周期内に２つの装置
間で通信バスを介してデータを転送する方法が提供され
る。データは第１の装置内の予め定められた位置から読
出される。データはまた一時レジスタにラッチされる。

データは第２の装置の予め定められた位置内に同時に書
込まれる。第１の装置の読出動作は終了しかつ一時レジ
スタからのデータが終了のステップと同時に第２の装置
に与えられそれゆえデータは第１の装置が伝送をやめて
しまったという事実にもかかわらず第２の装置に対して
利用可能である。

この発明の完全な理解は、それの詳細な説明と関連して
、添付の図面を参照することによって得られるであろう
。

好ましい実施例の説明 データ転送トランザクションの２つの型が従来のＤＭＡ
環境で行なわれ得るが、それらはフロースルーとフライ
バイである。さて第１図を参照すると、先行技術におい
て周知であるフロースルーのために用いられるデータ転
送構成のプロ・ツク図か示される。フロースルートラン
ザクジョンは別個の読出および別個の書込周期からなる
。

従来、ＤＭＡシステムにおいて周辺装置はメモリから直
接データにアクセスする。しかしながら、より一般的な
場合において、２つの周辺装置か１９のＤＭＡユニット
へ通信バスによって接続され得る。第１図に示されるよ
うに、１９のメモリユニットまたは周辺装置が参照番号
１０て示されかつ別の１９が参照番号１２で示される。

ＤＭＡユニット１４が装置またはメモリユニット１０お
よび１２の各々へかつシステム通信バス１６へ接続され
、それに対しては両方の装置１０と１２とがまた接続さ
れる。説明を平易にするために、構成要素１０がメモリ
ユニットであると下記において考えられかつ構成要素１
２は周辺装置であると考えられる。

通信バス１６はデータバスおよびアドレスバスを実際含
むが、Ｉ１０装置のためには、アドレスバスはデータを
受取るために装置のためには必要ではない。

ＤＭＡユニット１４は一時レジスタ１８を含む。

メモリから周辺装置への転送の間に、メモリ１０からの
データがシステムバス１６を介して一時レジスタ１８内
にロードされる。データはそれからシステムバス１６を
介して周辺装置１２へ送られる。

周辺装置からメモリへの転送の間に、周辺装置１２から
のデータかシステムバス１６を介して一時レジスタ１８
内へロードされる。データはそれからシステムバス１６
を介してメモリ１０へ送られる。

メモリから周辺装置への転送は以下のように行なわれる
。Ｄ〜ＩＡユニット１４がシステムアドレスバス１６上
で所望のメモリ位置のアドレスを駆動することによって
メモリ読出周期を始める。適切な制御信号がＤＭＡユニ
ット１４によって活性化され、メモリ続出周期が進行中
であることを示す。メモリ１０はアドレスされたメモリ
位置からのデータをシステムデータバス１６上に置くこ
とによってこの読出要求に応答する。ＤＭＡユニット１
４はこのデータを一時レジスタ１８内にラッチしかつ制
御信号を非活性化してメモリ続出周期を終了する。

ＤＭＡユニット１４が今、一時レジスタ１８からのデー
タをシステムデータバス１６上にゲートすることによっ
て周辺装置書込周期を開始する。

適切な制御信号がそれからＤＭＡユニット１４によって
活性化され、周辺書込周期が進行中であることを示す。

周辺装置１２はシステムデータバス１６からのデータを
受入れる。周期はそれから制御信号を非活性化すること
によってＤＭＡユニット１４によって終了される。

メモリおよび周辺装置の周期時間が外部ノ１−ドウエア
、内部のソフトウェア制御のハードウェア、または両方
の組合わせによって独立して制御され得ることに注意す
るべきである。総転送時間は１９の転送を行なうために
要求される２つの転送周期の合計である。

さらに、いずれの所与の瞬間においても読出周期または
書込周期のいずれかが進行中であるので、読出／書込制
御信号の１９の共通の組が用いられ得る。

周辺装置からメモリへの、またはメモリからメモリへの
データ転送は類似の態様で行なわれる。

また第２図を参照すると、先行技術において周知である
フライバイのために用いられるデータ転送＋７ＩＳ成の
ブロック図か示される。メモリ３０とフライバイ周辺装
置３２とはＤＭＡユニット３４へ接続される。システム
バス３６は前述の装置のすべての３つに接続される。デ
ータはメモリ３０内にＤＭＡ３４によってメモリアドレ
ス線３８を介してアドレスされる。データはデータ線４
０を介してメモリ３０から周辺装置３２へ転送される。

フライバイ制御信号は、ＤＭＡユニット３４がデータを
メモリ３０から装置３２へ成功裡に伝送したときＤ　Ｍ
　Ａユニット３４から周辺装置３２へ伝送される。メモ
リ３０と周辺装置３２との間のデータ転送動作のために
ＤＭＡユニット３４内に一時レジスタは必要とされない
。

フライバイデータ転送動作は単一の周期内で行なわれ、
フロースルー動作によって利用可能であるそれよりもか
なり速い転送速度を提供する。フライバイにおいて、デ
ータはメモリと周辺装置との間のまたは周辺装置と周辺
装置との間で転送され得る。メモリからメモリへの動作
はフライバイモードにおいては通常は行なわれ得ないが
フロースルーモードにおいてのみである。

フライバイモードはフロースルーモードよりもより速い
データ転送を可能とする。フロースルー転送によって必
要とされる２つの周期とは対照的にフライバイモードに
おいては１９のサイクル内にデータが転送され得る。

下記に説明されるように、フライバイ転送の間に、別の
装置（たとえば周辺装置）が書込まれている間に１９の
装置（たとえばメモリ）が読出される。これは共通の読
出／書込制御信号の使用を阻み、なぜならば１組の制御
信号をわたって一時に読出コマンドまたは書込コマンド
のみが搬送され得るからである。この問題を克服するた
めに、フライバイ転送を可能とするシステムは外部論理
において設計するかまたは特別なフライバイ制御信号入
力を有する周辺装置とともに働く。

メモリから周辺装置へのフライバイ転送において、ＤＭ
Ａユニット３４はシステムアドレスバス３６上で所望の
メモリ位置のアドレスを駆動することによってメモリ読
出周期を開始する。適切な制御信号がＤＭＡユニット３
４によって発生されメモリ続出周期が進行中であること
を示す。メモリ３０はシステムデータバス３６上にアド
レスされたメモリ位置からのデータを置くことによって
この読出要求に応答する。

ＤＭＡユニット３４はまた周辺装置３２の制御信号を活
性化してフライバイ動作を示す。周辺装置３２はメモリ
３０によって駆動されたシステムデータバス３６からの
データを受入れる。転送周期がそれからＤＭＡユニット
３４によって制御信号を非活性化することによって終了
される。

上記に述べられたように、メモリおよび周辺装置の周期
時間は、外部ハードウェア、内部のソフトウェア制御の
ハードウェア、または両方の組合わせによって制御され
得る。しかしながら、各々の構成要素の周期時間は２つ
の周期時間のより遅い方と少なくとも等しいように調節
されなければならない。他の相関のタイミング要件を満
足するために総転送時間は典型的には２つの周期時間の
長い方よりも大きい。

メモリから周辺装置への転送は類似の態様で行なわれる
。

第３図は典型的なメモリおよび周辺装置の周期口２３間
を表わすタイミング図である。図において、括弧内の数
字はナノ秒ての時間を表１）す。タイミングパラメタは
以下のように略記される、（以下光ｂ） メモリ読出周期タイミングパラメタ ｔＰＣページモード周期時間 ｔＣＡＳ　　ＣＡＳパルス幅 ｔＣＰ　　　ＣＡＳ予充電時間 ｔＣＡＣＣＡＳからのアクセス時間 ｔＯＦＦ　　出力バッファターンオフ遅延装置書込タイ
ミングパラメタ ｔＷＣ書込周期時間 ｔｗｐ　　書込パルス幅 ｔＷＲ書込回復時間 ｔＤＳ　　ｉＦ込データセットアツプ時間ｔＤＨ書込デ
ータ保持時間 実例的な例として、メモリと装置との両方が１００ナノ
秒の周期時間を何する場合を考える。装置はデータが５
０ナノ秒の間有効なままであることを必要と、し、一方
メモリはデータが４０ナノ秒のみ有効なままであること
を保証するのでそれらは１００ナノ秒で共に動作するこ
とはできない。

この問題はこの発明によって処理される。

また第４図を参照すると、この発明のデータ転送システ
ムを示すブロック図が示される。再び、メモリ１０．１
１０周辺装置１２およびＤＭＡユニット１４が互いに作
動的に接続され、しかしこの発明に従えば、読出／書込
制御信号の２つの独立の組がある。メモリ読出／書込制
御線１５は、好ましい実現化例においてメモリユニット
１０を実現するために用いられるＤＲＡＭ装置へ制御信
号を伝送するために用いられる。周辺読出／書込制御線
１６は１１０周辺装置１２へ制御信号を伝送するために
用いられる。

さて第５図を参照すると、この発明のシステムをより詳
細に示しかつこの発明において用いられる信号線を示す
ブロック図が示される。この図の説明は第６図および第
７図をも参照すると最良に理解され、それらはデータ転
送動作のタイミング図を示す。

メモリユニット１０と周辺装置１２とは互いに接続され
かつデータバス１１０を用いて周辺コントローラ１４へ
接続される。メモリユニット１０と周辺コントローラ１
４とはまた、アクセスされるべきメモリ位置のアドレス
を伝送するために用いられるアドレスバス１０９によっ
て接続される。

メモリユニット１０と周辺コントローラ１４とは１組の
メモリ制御仙号１１８によってさらに接続され、それは
メモリユニット１０上で読出しまたは書込動作を行なう
ために用いられる。好ましい実現化例におけるメモリユ
ニット１０はＤＲＡＭｇ置を含むので、制御信号は行ア
ドレスストローブ（ＲＡＳ）　、列アドレスストローブ
（ｃＡＳ）および書込能動化（ＷＥ）である。

１組の周辺制御信号１２０が周辺コントローラ１４と周
辺装置１２とを接続する。再び、これらの信号は周辺装
置１２上て読出または書込動作を行なうために用いられ
る。続出および書込動作は、それかデータ要求（ＤＲＱ
）信号を用いてそのような動作のために作動可能である
ということを装置１２か示すときのみ周辺装置１２上で
行なわれる。周辺コントローラ１４はデータ応答（ＡＣ
ＩＯ信号を用いて要求された動作が行なわれていること
を示し、一方動作の型（読出または書込）もまたＲＤま
たはＷＲ信号を用いて示される。

周辺コントローラ１４はメモリ制御信号発生器１０２、
アドレスポインタ１０８（メモリユニット１０内の位置
を識別するために用いられる）および、ＤＲＡＭ装置に
よって要求されると、メモリアドレスを行アドレスおよ
び列アドレス部分に多重化するために用いられる２−１
マルチプレクサ１０６を含む。転送されているデータを
保持する一時レジスタ１１２も存在する。周辺制御信号
発生器１００は周辺装置１２のための制御信号を発生す
るために用いられる。

メモリデータポート１１４はメモリユニット１０内に配
置される。類似して、周辺データポー１・１１６が周辺
装置１２内に置かれる。

第６図は、この発明で用いられる、メモリユニット１０
から周辺装置１２へのデータの流れを制御するために用
いられる信号のタイミングを示し、第７図は周辺装置１
２からメモリユニット１０へのデータの流れを制御する
ために用いられる信号のターｒミングを示ず。

メモリ１０から周辺装置］２へのデータ転送を説明する
目的のために、周辺装置１２かデータのブロックをメモ
リ１０からそれに接続される装置（図示せず）に転送す
るように予めプログラムされたと仮定する。データのこ
のブロックの開始アドレスがアドレスポインタ１０８内
に予めプログラムされたとも仮定する。

典型的には周辺装置１２はバースト内に複数の数のデー
タバイトを受入れる能力を有する。同様に、メモリ１０
はバースト内に複数の数のデータバイトを提供する能力
かある。バーストは以下の理由によって終了され得る、 １）　　ｆ求された数のノくイトが転送されてしまった
、 ２）　周辺装置］２かＤＲＱ信号を否定にすることによ
ってそれがもはやデータを受入れられないことを示す、 ３）　ページ境界がメモリアドレス内で交差される（す
なわち、メモリ１０内のアクセスされるべき次の位置の
行アドレスか現在の位置の行アドレスと異なるであろう
）、または、 ４）　予め定められたバーストの長さが使い尽された。

先取り可能なメモリ転送を支持するシステムにおいて、
バーストはまたバス上でより高い優先順位の転送が行な
われなければならないために終了されるかもしれない。

周辺装置１２がデータを受入れるように僧備されている
ときはいつも、第６図に示されるように、時間Ｔ１にお
いてＤ　ＲＱを活性化することによってそれはこの条件
を信号で知らせる。

周辺コントローラ１４はこのＤＲＱ信号を検知しかつ時
間Ｔ２においてＡＣＫ信号を活性化することによって応
答する。メモリ読出動作は、コントローラ１４によって
メモリアドレスバス上のアクセスされるべきメモリ位置
の行アドレス部分を駆動することによって始められる。

ＲＡＳ信号が時間Ｔ３において活性化されメモリ１０に
χ、Ｊ　してそれが行アドレスを内部的にラッチするべ
きであることを示す。マルチプレクサ（Ｍｕｘ）制御信
号１０４が今活性化されメモリアドレスバス１０９上へ
のメモリ位置の列アドレス部分を駆動する。ＷＥ倍信号
また否定にされてメモリ読出周期が行なわれるへきであ
ることを示す。ＣＡＳがそれから時間Ｔ４において活性
化されメモリ１０に対して列アドレスおよびＷＥ倍信号
有効であることを示す。メモリ１０は時間Ｔ５において
アドレスされたメモリ位置からデータを出力することに
よって応答する。

周辺装置書込制御イル号は時間Ｔ６において活性化され
る。また、メモリ１０からのデータが一時レジスタ１１
２内にストアされる。アドレスポインタ１０８が今増分
されアクセスされるべき次のメモリ位置を指す。時間Ｔ
６およびＴ７の間のいつかに、一時レジスタ１１２から
のデータがデータバス１１０上に戻って駆動される。一
時レジスタ１１２によって送り出されたデータの値かメ
モリ装置１０によって送られているそれと同じであるの
で、データバス１１０上でデータの競合（ｃｏｎｆｌｉ
ｃｔｓ）は起こらない。

時間Ｔ７において、ＣＡＳ制御が現在のメモリ周期の終
了のｆ＄備において非活性化される。メモリ１０は時間
Ｔ７の後直ちに（Ｏナノ秒）（すなわち最小出力バッフ
ァターンオフ遅延、ｔＯＦＦが、Ｏナノ秒に等しいとき
）周辺装置１２ヘデータを供給することをやめ得るしか
つ周辺装置１２のためのデータセットアツプ時間が満足
されていなくても、ＣＡＳ信号は非活性化され得るが、
なぜならば一時レジスタ１］２からのデータは周辺装置
】２にまだ供給されているからである。アクセスされる
べき次の位置の列アドレスはこのときメモリアドレスバ
ス１０９上で駆動される。

周辺装置１２のセットアツプ時間要件を満足する後、周
辺書込制御信号は時間Ｔ８において非活性化される。

ＣＡＳ信号が時間Ｔ９において活性化され次のメモリ読
出周期を開始する。従来のフライバイＤＭＡシステムに
普通であったであろうよりも速く、時間Ｔ７においてＣ
ＡＳが非活性化されたので、ＣＡＳ予充電時間（ｔＣＰ
）の要件を満足した後に他の態様で可能であったであろ
うよりも速く、それは今時間Ｔ９においてオンにされ得
る。従来のフライバイＤＭＡシステムにおいて、当技術
において今まで周知であったように、ＣＡＳ信号は、周
辺装置のセットアツプおよび保持時間の要件を満たすた
めに活性状態に保たれなければならなかったであろう。

時間ＴＩＯにおいて、一時レジスタ１１２からのデータ
出力がオフにされ、そのためメモリ１０は次の周期のた
めの次のアクセスされる位置からデータの値を駆動し得
る。

先に説明された事象のシーケンスは今、次の周期の間（
時間ＴＩＯとＴＩ２との間に）繰返される。

データ転送のこのシーケンスは１９またはそれ以上の先
に述べられた終了条件が起こるまで続く。

示される例において、時間ＴｌｌにおいてＤＲＱ信号を
非活性化することによって周辺装置１２がそれ以上のデ
ータを受入れられないということを示したので転送が終
了する。

第７図は周辺装置からメモリへのデータ転送のための１
バイトおよび２バイト転送バーストのためのタイミング
ンーケンスを示す。基本的な機構はメモリから周辺装置
への転送に関して上記に説明されたそれと類似でありか
つそれゆえここでより詳細に説明する必要はない。

特定の動作要件および環境に適用するために様々である
他の修正および変更が当業者に明らかであるので、この
発明は開示の目的のために選ばれた例に制限されるとは
みなされず、かつこの発明の真の精神および範囲から逸
脱しないすべての変更および修正を含む。

【図面の簡単な説明】

第１図はＤＭＡフロースルー動作のために用いられる先
行技術のデータ転送構成のブロック図であり、 第２図はＤＭＡフライバイ動作のために用いられる先行
技術のデータ転送構成のブロック図であり、 第３図はメモリおよび周辺装置周期時間のタイミング図
であり、 第４図はこの発明に従って用いられるデータ転送構成の
ブロック図であり、 第５図はこの発明において用いられる信号線のブロック
図であり、さらに、 第６図および第７図はデータ転送動作を示すタイミング
図である。 図において、１０および１２はメモリまたは周辺装置で
あり、１４はＤＭＡユニットであり、１６は通信バスで
ある。 特許用ｎｆ１人　アドバンスト・マイクロ・ディバイシ
ズ・インコーボレーテッド

Claims (26)

【特許請求の範囲】
1. （１）データ通信バスを介して２つの装置の間で１つの
   アクセス周期内にデータを転送するための方法であって
   、ステップが、 ａ）第１の装置内の予め定められた位置からデータを読
   出すステップと、 ｂ）前記データを一時レジスタ内にラッチする間に、前
   記データを第２の装置内の予め定められた位置に書込む
   ステップと、 ｃ）前記第１の装置の読出動作を終了する間に、前記一
   時レジスタからの前記データを前記第２の装置に供給す
   るステップとを含み、それゆえ前記第１の装置がそれの
   伝送をやめたという事実にもかかわらずデータが前記第
   ２の装置に対して利用可能である、データを転送するた
   めの方法。
2. （２）前記装置のうちの一方がメモリ装置である、請求
   項１に記載のデータを転送する方法。
3. （３）前記装置の他方がＩ／Ｏ装置である、請求項２に
   記載のデータを転送する方法。
4. （４）前記一時レジスタがＤＭＡ装置内に配置される、
   請求項１に記載のデータを転送する方法。
5. （５）前記データ通信バスが両方向性である、請求項４
   に記載のデータを転送する方法。
6. （６）前記データ書込ステップ（ｂ）が書込制御信号を
   活性化することを含む、請求項５に記載のデータを転送
   する方法。
7. （７）前記データ読出ステップ（ａ）が読出制御信号を
   活性化することを含む、請求項５に記載のデータを転送
   する方法。
8. （８）前記データ読出終了ステップ（ｃ）が前記読出制
   御信号を非活性化することを含む、請求項７に記載のデ
   ータを転送する方法。
9. （９）予め定められたメモリ回復時間と予め定められた
   セットアップ時間とを有するシステムにおいてデータ転
   送周期の期間を減少させるための方法であって、 ａ）予め定められたメモリ回復時間を有する第１の装置
   内の予め定められた位置からデータを読出すステップと
   、 ｂ）前記データを一時レジスタにラッチする間に、予め
   定められたセットアップ時間を有する第２の装置内の予
   め定められた位置に前記データを書込むステップと、 ｃ）前記第２の装置のセットアップ時間期間に先立って
   前記第１の装置の読出動作を終了するステップとを含み
   、そのため前記第１の装置の回復が始まり得る、データ
   転送周期の期間を減少させるための方法。
10. （１０）ステップがさらに、 ｄ）前記データを前記一時レジスタからステップ（ｃ）
    と同時に前記第２の装置に供給するステップを含む、請
    求項９に記載のデータ転送周期の期間を減少させるため
    の方法。
11. （１１）前記装置のうちの一方がメモリ装置である、請
    求項１０に記載のデータ転送周期の期間を減少させるた
    めの方法。
12. （１２）前記装置のうちの他方がＩ／Ｏ装置である、請
    求項１１に記載のデータ転送周期の期間を減少させるた
    めの方法。
13. （１３）前記一時レジスタがＤＭＡ装置内に配置される
    、請求項１０に記載のデータ転送周期の期間を減少させ
    るための方法。
14. （１４）前記データ通信バスが両方向性である、請求項
    １３に記載のデータ転送周期の期間を減少させるための
    方法。
15. （１５）前記データ書込ステップ（ｂ）が書込制御信号
    を活性化することを含む、請求項１４に記載のデータ転
    送周期の期間を減少させるための方法。
16. （１６）前記データ読出ステップ（ａ）が読出制御信号
    を活性化することを含む、請求項１４に記載のデータ転
    送周期の期間を減少させるための方法。
17. （１７）前記データ、読出終了ステップ（ｃ）が前記読
    出制御信号を非活性化させることを含む、請求項１６に
    記載のデータ転送周期の期間を減少させるための方法。
18. （１８）予め定められたメモリ回復時間と予め定められ
    たセットアップ時間とを有するシステムにおいて、デー
    タ転送周期の期間を減少させるための方法であって、ス
    テップが、 ａ）予め定められた出力遅延を有する第１の装置からデ
    ータを読出すステップと、 ｂ）前記データを一時レジスタにラッチする間に、前記
    データを予め定められたセットアップ時間を有する第２
    の装置内の予め定められた位置に書込むステップと、 ｃ）前記第２の装置のセットアップ時間の期間に先立っ
    て前記第１の装置の読出動作を終了するステップとを含
    み、そのため前記第１の装置の回復が始まり得る、デー
    タ転送周期の期間を減少させるための方法。
19. （１９）ステップがさらに、 ｄ）前記データを前記一時レジスタからステップ（ｃ）
    と同時に前記第２の装置に供給するステップを含む、請
    求項１８に記載のデータ転送周期の期間を減少させるた
    めの方法。
20. （２０）前記装置のうちの一方がメモリ装置である、請
    求項１９に記載のデータ転送周期の期間を減少させるた
    めの方法。
21. （２１）前記装置のうちの他方がＩ／Ｏ装置である、請
    求項２０に記載のデータ転送周期の期間を減少させるた
    めの方法。
22. （２２）前記一時レジスタがＤＭＡ装置内に配置される
    、請求項１９に記載のデータ転送周期の期間を減少させ
    るための方法。
23. （２３）前記データ通信バスが両方向性である、請求項
    ２２に記載のデータ転送周期の期間を減少させるための
    方法。
24. （２４）前記データ書込ステップ（ｂ）が書込制御信号
    を活性化することを含む、請求項２３に記載のデータ転
    送周期の期間を減少させるための方法。
25. （２５）前記データ読出ステップ（ａ）が読出制御信号
    を活性化することを含む、請求項２３に記載のデータ転
    送周期の期間を減少させるための方法。
26. （２６）前記データ読出終了ステップ（ｃ）が前記読出
    制御信号を非活性化することを含む、請求項２５に記載
    のデータ転送周期の期間を減少させるための方法。