JPH06168116A

JPH06168116A - マイクロコンピュータ

Info

Publication number: JPH06168116A
Application number: JP4345404A
Authority: JP
Inventors: Hideyuki Terane; 秀幸寺根
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-11-30
Filing date: 1992-11-30
Publication date: 1994-06-14
Also published as: US5729706A

Abstract

(57)【要約】【目的】データをバスに転送する際に簡単なデータ処
理が可能なマイクロコンピュータを得る。【構成】バス２１ａ，２１ｂからデータを取込めるデ
ータ演算器１の出力データを記憶する記憶回路２の出力
データを、バス２１ａ，２１ｂを介してデータ演算器１
に転送する際、データ処理を行えるデータ処理器３を設
けたので、データ演算器１での演算と複合してデータ処
理を行うことができ、全体の命令数の削減や同一処理を
複数回繰返す場合のスループットの向上等が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、マイクロコンピュー
タに関し、特にそのデータのバスへの転送時間を利用し
て簡単なデータ処理を行えるようにしたものに関するも
のである。

【０００２】

【従来の技術】一般に、マイクロコンピュータは、デー
タ等を処理するＣＰＵ，データ等を記憶するＲＡＭおよ
びＣＰＵが実行すべき処理を記述したプログラム等を格
納するＲＯＭを同一半導体チップ上に搭載したもので、
一つの半導体チップのみでコンピュータとして動作でき
るものであり、各種の機器に組み込まれてその制御を行
なうのに用いることが多い。

【０００３】ディジタルシグナルプロセッサ（Digital
Signal Processer：以下ＤＳＰと称す）は映像や音声の
ディジタル信号処理に適したマイクロコンピュータの一
種であり、ディジタル信号処理において多用されるＦＦ
Ｔ(Fast Fourier Transformation) アルゴリズムを高速
に実行できるように、ＦＦＴアルゴリズムの高速化の鍵
となる乗算処理を高速に実行できる乗算器をハードウエ
アで内蔵しているものである。

【０００４】図６は従来のＤＳＰの内部のブロック構成
の一例を概略的に示すものである。図において、１はＸ
バス２１ａおよびＹバス２１ｂから入力されたデータに
対し所定の演算を行なうデータ演算器であり、Ｘバス２
１ａおよびＹバス２１ｂから入力されたデータに対し加
減算や論理演算を行なう算術論理演算ユニット（Arithm
etic Logic Unit ：以下ＡＬＵと称す) １ａ，Ｘバス２
１ａおよびＹバス２１ｂから入力されたデータに対し乗
算を実行する乗算器１ｂ，およびＸバス２１ａおよびＹ
バス２１ｂから入力されたデータに対しそのデータのビ
ットシフトを行なうシフタ１ｃなどにより構成されてい
る。１６はこのデータ演算器１の出力を累積するアキュ
ムレータ、２はこのアキュムレータ１６の出力や外部か
らのデータ，プログラム等を記憶するメモリ・ワークレ
ジスタなどの記憶回路（以下、メモリ・ＷＲと称す）、
１５はプログラム中に含まれる命令をデコードして上記
データ演算器１の実行すべき演算を指定したりこのデー
タ演算器１やアキュムレータ１６，メモリ・ＷＲ２の動
作タイミングを制御したりする等の制御を行なう制御部
である。

【０００５】次に動作について説明する。外部よりメモ
リ・ＷＲ２に入力されこれに記憶されている命令は命令
部１５によって取込まれ、この命令部１５の内部でデコ
ードされて、その実行すべき演算の種類が解析される。
この解析結果に応じて制御部１５は、データ演算器１が
実行すべき演算を指定し、これをデータ演算器１に送出
する。データ演算器１ではこの実行すべき演算の指定情
報に応じて、加減算や論理演算を行なうＡＬＵ１ａ，加
算の繰返しでは実行に時間がかかる乗算を高速に実行す
る乗算器１ｂ，２のべき乗の乗算，除算に相当する左シ
フト，右シフト等のビットシフトを高速に実行するシフ
タ１ｃのいずれかが動作を行ない、メモリ・ＷＲ２より
Ｘバス２１ａおよびＹバス２１ｂを介して転送されてき
た入力データに対し、これを処理する。そして、その演
算結果はアキュムレータ１６に出力され、アキュムレー
タ１６はその内部に蓄積している前回の演算結果と今回
の演算結果の加算や減算等を行なったり、あるいはその
桁上がり，桁あふれ等を検出したりしてメモリ・ＷＲ２
に格納する。そして、命令部１５はこのメモリ・ＷＲ２
に記憶されている、プログラムとして記述された命令を
逐次的に取出して以上のような制御を繰り返し、所要の
処理を実行する。

【０００６】図７はＤＳＰの従来のバス転送回路を示す
回路図であり、図６の破線で示したメモリ・ＷＲからＸ
バス，Ｙバスにデータを転送する部分を示すものであ
る。バスのどのビットに着目してもその構成は同様であ
るので、この図７ではその１ビット（第Ｍビット）に関
してのみその構成を示している。

【０００７】図７において、２１はＤＳＰの内部におい
て、記憶回路とデータ演算器との間でデータやアドレス
を伝達するためのバスであり、この従来例では負論理の
プリチャージバスを示している。２はＤＳＰの内部に設
けられ、外部より取込まれたデータやＤＳＰの内部で演
算されたデータを一時的に記憶するメモリやワークレジ
スタ（ＷＲ）などの記憶回路（以下、メモリ・ＷＲと称
す）、４はそのゲートに接続されたプリチャージ信号／
ＰＲＣによってバス２１をプリチャージするためのＰチ
ャネルトランジスタであり、正電源８とバス２１との間
に接続されている。５，６はバス２１とグランド９の間
に相互に直列に接続された２つのＮチャネルトランジス
タであり、グランド９側のトランジスタ６のゲートには
メモリ・ＷＲ２からの第Ｍビット目の出力信号が印加さ
れている。また、バス側のトランジスタ５のゲートには
２入力ＡＮＤ回路７の出力が印加されている。７は２入
力ＡＮＤ回路であり、その２つの入力には制御信号ＣＴ
Ｌとクロック信号ＣＬＫが接続されている。なお、メモ
リ・ＷＲ２の出力信号に付された＜Ｍ＞はこの出力信号
がメモリ・ＷＲ２の第Ｍビット目の信号であることを示
している。

【０００８】次に動作について説明する。各ビットとも
その動作は同様であるので、ここではそのＭビット目に
ついてのみ説明する。

【０００９】図８は図７のタイミングチャートであり、
このＤＳＰの内部はＴ０〜Ｔ３の４相クロックで制御さ
れているものとする。まずバス２１をプリチャージする
ためにプリチャージ信号／ＰＲＣがクロックＴ０〜Ｔ１
の期間“Ｌ”となる。これによりＰチャネルトランジス
タ４がＯＮ状態となり、正電源８からバス２１への充電
経路がオンとなる。

【００１０】このクロックＴ０〜Ｔ１の期間において、
クロックＣＬＫも“Ｌ”であるので、ＡＮＤ回路７の出
力は“Ｌ”となり、従って、Ｎチャネルトランジスタ５
はＯＦＦ状態となる。よってバス２１からグランド９へ
の放電経路はオフされており、正電源８からＰチャネル
トランジスタ４を介してバス２１に流入した電荷はグラ
ンド９に放電されることなく、バス２１を“Ｈ”に充電
する。

【００１１】また、クロックＴ１のクロックＣＬＫの立
上りに同期して、メモリ・ＷＲ２はデータを格納する。
制御信号ＣＴＬは複数のブロックから構成されるメモリ
・ＷＲ２のどのブロックを能動状態にするかを選択する
ブロックの選択信号であり、クロックＴ１のクロックＣ
ＬＫの立上りに同期してそのブロックが選択されれば
“Ｈ”に立ち上がる。

【００１２】その後、クロックＣＬＫはクロックＴ２〜
Ｔ３の間“Ｈ”となるので、制御信号ＣＴＬが“Ｈ”の
ときはＡＮＤ回路７の出力はクロックＴ２〜Ｔ３の間
“Ｈ”となる。従って、この期間、Ｎチャネルトランジ
スタ５はＯＮ状態となる。このとき、メモリ・ＷＲ２の
出力が“Ｈ”のときはＮチャネルトランジスタ６がＯＮ
状態となるので、バス２１からグランド９への放電経路
がオンとなる。一方、プリチャージ信号／ＰＲＣはクロ
ックＴ２〜Ｔ３の間“Ｈ”となっているので、正電源８
からバスへの充電経路はオフされており、バス２１の電
位は“Ｌ”にディスチャージされる。

【００１３】これに対し、クロックＴ２〜Ｔ３の間メモ
リ・ＷＲ２の出力が“Ｌ”のときはＮチャネルトランジ
スタ６はＯＦＦ状態となるので、バス２１からグランド
９への放電経路がオフとなり、バス２１の電位は“Ｈ”
にチャージされたままとなる。従って、メモリ・ＷＲ２
の内容が反転された形でバスに転送されることになる。
なお、“Ｈ”は電位がハイの状態、“Ｌ”は電位がロウ
の状態であることを示す。

【００１４】

【発明が解決しようとする課題】従来のＤＳＰのバス転
送回路は以上のように構成されているので、クロックＴ
２の期間をバス転送のためだけに用いなければならず、
データ処理の効率が悪くなるなどの問題点があった。

【００１５】この発明は、上記のような問題点を解消す
るためになされたもので、データをバスに転送する際に
簡単なデータ処理が可能なマイクロコンピュータを得る
ことを目的とする。

【００１６】

【課題を解決するための手段】この発明に係るマイクロ
コンピュータは、メモリやＷＲなどの記憶手段からバス
へデータを転送する際に簡単なデータ処理を行なうこと
ができるデータ処理手段を設けるようにしたものであ
る。

【００１７】また、この発明に係るマイクロコンピュー
タは、データ処理手段として、記憶手段からバスにデー
タを転送する際にデータを上位ビット方向あるいは下位
ビット方向に任意にシフトできるシフト手段を設けるよ
うにしたものである。

【００１８】また、この発明に係るマイクロコンピュー
タは、データ処理手段として、記憶手段からバスにデー
タを転送する際にデータの任意のビットの値を演算操作
できるビット操作手段を設けるようにしたものである。

【００１９】さらに、この発明に係るマイクロコンピュ
ータは、データ処理手段として、記憶手段からバスにデ
ータを転送する際にデータを構成するビット列のビット
の位置を反転できるビットリバース手段を設けるように
したものである。

【００２０】

【作用】この発明におけるマイクロコンピュータにおい
ては、上述のように装置を構成したので、メモリやＷＲ
などの記憶手段からバスへデータを転送する際に簡単な
データ処理を行なうことができ、他の演算と複合してデ
ータ処理を実行することができる。

【００２１】また、この発明におけるマイクロコンピュ
ータにおいては、上述のように、データ処理手段として
記憶手段からバスにデータを転送する際にデータを上位
ビット方向あるいは下位ビット方向に任意にシフトでき
るシフト手段を設けるようにしたので、メモリやＷＲな
どの記憶手段からバスへデータを転送する際に、負荷の
軽い処理であるビットシフト処理を行なうことができ、
他の演算と組合せてビットシフト処理を行なうことがで
きる。

【００２２】また、この発明におけるマイクロコンピュ
ータにおいては、上述のように、データ処理手段として
記憶手段からバスにデータを転送する際にデータの任意
のビットの値を操作できるビット操作手段を設けるよう
にしたので、メモリやＷＲなどの記憶手段からバスへデ
ータを転送する際に、負荷の軽い処理であるビット操作
処理を行なうことができ、他の演算と組合せてビット操
作処理を行なうことができる。

【００２３】また、この発明におけるマイクロコンピュ
ータにおいては、上述のように、データ処理手段として
複数の記憶手段から複数のデータバスにデータを転送す
る際に上記データのビット列を反転できるビットリバー
ス手段を設けるようにしたので、メモリやＷＲなどの記
憶手段からバスへデータを転送する際に、負荷の軽い処
理であるビットリバース処理を行なうことができ、他の
演算と組合せてビットリバース処理を行なうことができ
る。

【００２４】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるマイクロコンピ
ュータの内部のブロック構成の一例を概略的に示すもの
であり、マイクロコンピュータの一種であるＤＳＰを例
にとって示している。図において、１はＸバス２１ａお
よびＹバス２１ｂから入力されたデータに対し所定の演
算を行なうデータ演算器であり、Ｘバス２１ａおよびＹ
バス２１ｂから入力されたデータに対し加減算や論理演
算を行なう算術論理演算ユニット（Arithmetic Logic U
nit ：以下ＡＬＵと称す) １ａ，Ｘバス２１ａおよびＹ
バス２１ｂから入力されたデータに対し乗算を実行する
乗算器１ｂ，およびＸバス２１ａおよびＹバス２１ｂか
ら入力されたデータに対しそのデータのビットシフトを
行なうシフタ１ｃなどにより構成されている。１６はこ
のデータ演算器１の出力を累積するアキュムレータ、２
はこのアキュムレータ１６の出力や外部からのデータを
記憶するメモリ・ワークレジスタ等の記憶回路（以下、
メモリ・ＷＲと称す）、３はメモリ・ＷＲ２からのデー
タをＸバス２１ａおよびＹバス２１ｂを介してデータ演
算器１に転送する際に簡単なデータ処理を行なうデータ
処理器であり、データ演算器１，メモリ・ＷＲ２，アキ
ュムレータ１６と同様、命令部１５の命令デコードによ
り、その動作が制御されるものであり、必要に応じてこ
れを動作させることができるものである。即ち、データ
処理器３およびデータ演算器１の両者で行なうべき処理
を規定する専用の命令を命令部１５でデコードすること
によりその動作が実行されるものである。また、１５は
命令をデコードして上記データ演算器１の実行すべき演
算を指定したりこのデータ演算器１やアキュムレータ１
６，データ処理器３，メモリ・ＷＲ２の動作タイミング
を制御したりする等の制御を行なう制御部である。

【００２５】図２は図１のＤＳＰのより概略的なブロッ
ク構成を示す図である。図において、１はＸバス２１
ａ，Ｙバス２１ｂの信号を入力とし、この２つの入力に
対し演算を行なうデータ演算器、２はこのデータ演算器
１の演算結果を記憶するメモリ・ＷＲ、３はこのメモリ
・ＷＲ２より出力されたデータに対し、簡単なデータ処
理を行なうデータ処理器であり、これらは図１に示すも
のと同様のものである。なお、アキュムレータ等はその
図示を省略している。

【００２６】次に動作について図１，図２を用いて説明
する。まず、本実施例の動作を図２を用いて概説すると
次のようになる。即ち、Ｘバス２１ａ，Ｙバス２１ｂ上
のデータはデータ演算器１で演算された後、メモリ・Ｗ
Ｒ２に格納される。メモリ・ＷＲ２内の各々のデータの
うちソースに指定されたデータはそれぞれＸバス２１
ａ，Ｙバス２１ｂに転送される。そしてこのバス転送の
際にデータ処理器３を通り、このデータ処理器３におい
て、簡単なデータ処理を必要に応じて実行する。

【００２７】以下では、図１を用いて本実施例の動作を
詳細に説明する。外部よりメモリ・ＷＲ２に入力されこ
れに記憶されている命令は命令部１５によって取込ま
れ、この命令部１５の内部でデコードされて、その実行
すべき演算の種類が解析される。この解析結果に応じて
制御部１５は、データ演算器１が実行すべき演算を指定
し、これをデータ演算器１に送出する。データ演算器１
ではこの実行すべき演算の指定情報に応じて、加減算や
論理演算を行なうＡＬＵ１ａ，加算の繰返しでは実行に
時間がかかる乗算を高速に実行する乗算器１ｂ，２のべ
き乗の乗算，除算に相当する左シフト，右シフト等のビ
ットシフトを高速に実行するシフタ１ｃのいずれかがそ
の演算動作を行ない、メモリ・ＷＲ２よりＸバス２１ａ
およびＹバス２１ｂを介して転送されてきた入力データ
に対し、これを演算処理する。その演算結果はアキュム
レータ１６に出力され、アキュムレータ１６はその内部
に蓄積している前回の演算結果と今回の演算結果との加
算や減算等を行なったり、あるいはその桁上がり，桁あ
ふれ等を検出したりしてメモリ・ＷＲ２に格納する。そ
して、命令部１５はこのメモリ・ＷＲ２に記憶されてい
る、プログラムとして記述された命令を逐次的に取出し
て以上のような制御を繰り返し、所要の処理を実行す
る。

【００２８】以上の動作は従来の図７に示した従来のも
のと同様であるが、本実施例では、メモリ・ＷＲ２より
Ｘバス２１ａおよびＹバス２１ｂを介してデータ演算器
１にデータを転送する際に、データ処理器３によってバ
ス転送期間内にその処理を完了できる簡単なデータ処理
を行なわせることが可能となっている。これにより、デ
ータ処理器３においてはデータ演算器１で行なうべき他
の演算と組合せて、例えばゲート１段分程度の負荷の軽
いデータ処理を実行することが可能であり、クロックＴ
２の期間をバス転送のみに費やすことなく、データ処理
の一部を実行することが可能となる。しかも、全体の命
令数を削減でき、同一処理を複数回繰り返して行なう場
合のスループットを向上できる等の効果もある。

【００２９】実施例２．なお、上記実施例ではマイクロ
コンピュータのブロック図を示したが、ここではそのバ
ス転送回路部分についてのみ、データ処理器の具体的な
回路の例と合わせて説明する。図３は本発明の第２の実
施例によるマイクロコンピュータのバス転送回路を示
す。図において、１０は図２のデータ処理回路３の一例
としてのシフタ回路である。このシフタ回路１０は、記
憶回路２の第０ビット目から第Ｎ−１ビット目の各出力
とＮチャネルトランジスタ６のゲートとの間にそれぞれ
設けられ、ゲートに制御信号ＳＦＴ（−Ｍ）〜ＳＦＴ
（０）〜ＳＦＴ（Ｎ−１−Ｍ）が入力されるｎ個のＮチ
ャネルトランジスタ１０0 〜１０M 〜１０N-1 から構成
されている。なお、各ビットともその動作については同
様であるので、ここではそのＭビット目についてのみ説
明する。各制御信号も従来例と同一のものはそのタイミ
ングも同一である。

【００３０】次に動作について説明する。この図２では
図示していない命令部からの制御信号ＳＦＴ（−Ｍ）〜
ＳＦＴ（Ｎ−１−Ｍ）はメモリ・ＷＲ２からの出力デー
タを何ビット左方向または右方向にシフトするかによっ
てその何れか１つだけが“Ｈ”となり、他はすべて
“Ｌ”となる。これらの制御信号ＳＦＴ（−Ｍ）〜ＳＦ
Ｔ（Ｎ−１−Ｍ）はクロックＴ１の立上りに同期して変
化する。これらの制御信号ＳＦＴ（−Ｍ）〜ＳＦＴ（Ｎ
−１−Ｍ）がシフタ回路１０のｎ個のトランジスタ１０
0 〜１０N-1 のゲートに入力されることにより、メモリ
・ＷＲ２からの出力データをバスに転送する際に、指定
されたビット分だけデータがシフトされる。

【００３１】例えば、メモリ・ＷＲ２からの出力データ
をバス２１に転送する際、Ｍビット分左方向にシフトし
たい場合は、バス２１の第Ｍビット目に関してはメモリ
・ＷＲ２の第０ビット目のデータがこれに出力されるよ
うに、シフタ回路１０のトランジスタ１０0 のゲートに
入力されるべき制御信号ＳＦＴ（−Ｍ）のみを“Ｈ”と
し、他のすべての制御信号についてはこれを“Ｌ”とす
る。こうすることにより、メモリ・ＷＲ２の第０ビット
目の出力のみがバス２１の第Ｍビット目のトランジスタ
６に接続され、メモリ・ＷＲ２の第０ビット目の出力を
反転したデータがバス２１の第Ｍビット目に転送され
る。他のビットについても同様の処理を行なうことによ
り、メモリ・ＷＲ２からの出力データをバスに転送する
際、これをＭビット分左シフトして出力することができ
る。なお、制御信号ＳＦＴ（０）のみを“Ｈ”とするこ
とにより、シフト処理を行なわないようにすることも当
然ながら可能である。また、Ｍビット分右方向にシフト
したい場合は上記と逆の構成とすることにより当然なが
ら可能である。

【００３２】このように、上記実施例によれば、メモリ
・ＷＲからバスに向けてデータを転送する際、ゲート１
段分の回路によりデータを任意ビット分左あるいは右方
向にシフトしてデータを転送できるようにしたので、バ
ス転送期間内にその処理が可能な負荷の軽い処理である
ビットシフト処理を実行でき、クロックＴ２の期間をバ
ス転送のみに費やすことなく、データ処理の一部を実行
することが可能となる。また、全体の命令数を削減で
き、同一処理を複数回繰返す場合のスループットを向上
できる等の効果も得られる。

【００３３】実施例３．なお、上記実施例ではデータ処
理器としてシフタ回路１０を設けたものを示したが、デ
ータ処理器としてデータの任意のビットの値を演算操作
するビット操作器を設けてもよい。その実施例を図４に
示す。この図４において、１１は図２のデータ処理回路
３の一例としてのビット操作器である。このビット操作
器１１は、Ｎチャネルトランジスタ６のゲートとビット
操作データＳ０との間に相互に直列に接続されたＮチャ
ネルトランジスタ１１ｃ，１１ｄ、Ｎチャネルトランジ
スタ６のゲートとビット操作データＳ１との間に相互に
直列に接続されたＮチャネルトランジスタ１１ｅ，１１
ｆ、Ｎチャネルトランジスタ６のゲートとビット操作デ
ータＳ２との間に相互に直列に接続されたＮチャネルト
ランジスタ１１ｇ，１１ｈ，Ｎチャネルトランジスタ６
のゲートとビット操作データＳ３との間に相互に直列に
接続されたＮチャネルトランジスタ１１ｉ，１１ｊ、メ
モリ・ＷＲ２の第Ｍビット目の出力を反転してＮチャネ
ルトランジスタ１１ｃ，１１ｅのゲートに入力するイン
バータ１１ａおよび参照データのＭビット目の信号ＲＥ
ＦM を反転してＮチャネルトランジスタ１１ｄ，１１ｈ
のゲートに入力するインバータ１１ｂから構成されてい
る。なお、Ｎチャネルトランジスタ１１ｇ，１１ｉのゲ
ートにはメモリ・ＷＲ２の第Ｍビット目の出力がそのま
ま入力され、Ｎチャネルトランジスタ１１ｆ，１１ｊの
ゲートには参照データのＭビット目の信号ＲＥＦM がそ
のまま入力されている。各ビットともその動作について
は同様であるので、ここではその第Ｍビット目について
のみ説明する。また、各制御信号も従来例と同一のもの
はそのタイミングも同一である。

【００３４】次に動作について説明する。ビット操作器
１１はメモリ・ＷＲ２からの出力データとデータＲＥＦ
M の値が（０，０）のときはビット操作データＳ０を、
（０，１）のときはビット操作データＳ１を、（１，
０）のときはビット操作データＳ２を、（１，１）のと
きはビット操作データＳ３をそれぞれＮチャネルトラン
ジスタ６のゲート電極へ出力する。なお、ここでＲＥＦ
M は参照データのＭビット目の値である。

【００３５】即ち、メモリ・ＷＲ２からの出力データと
参照データＲＥＦM の値が（０，０）のときはトランジ
スタ１１ｃ，１１ｅとトランジスタ１１ｄ，１１ｈのゲ
ート電極が“Ｈ”となるが、このとき相互に直列に接続
されたトランジスタでともに導通するのはトランジスタ
１１ｃとトランジスタ１１ｄのみであるため、ビット操
作データＳ０だけがＮチャネルトランジスタ６のゲート
電極へ出力される。また、メモリ・ＷＲ２からの出力デ
ータと参照データＲＥＦM の値が（０，１）のときはト
ランジスタ１１ｃ，１１ｅとトランジスタ１１ｆ，１１
ｊのゲート電極が“Ｈ”となるが、このとき相互に直列
に接続されたトランジスタでともに導通するのはトラン
ジスタ１１ｅとトランジスタ１１ｆのみであるため、ビ
ット操作データＳ１だけがＮチャネルトランジスタ６の
ゲート電極へ出力される。また、メモリ・ＷＲ２からの
出力データと参照データＲＥＦM の値が（１，０）のと
きはトランジスタ１１ｇ，１１ｉとトランジスタ１１
ｄ，１１ｈのゲート電極が“Ｈ”となるが、このとき相
互に直列に接続されたトランジスタでともに導通するの
はトランジスタ１１ｇとトランジスタ１１ｈのみである
ため、ビット操作データＳ２だけがＮチャネルトランジ
スタ６のゲート電極へ出力される。さらに、メモリ・Ｗ
Ｒ２からの出力データと参照データＲＥＦM の値が
（１，１）のときはトランジスタ１１ｇ，１１ｉとトラ
ンジスタ１１ｆ，１１ｊのゲート電極が“Ｈ”となる
が、このとき相互に直列に接続されたトランジスタでと
もに導通するのはトランジスタ１１ｉとトランジスタ１
１ｊのみであるため、ビット操作データＳ３だけがＮチ
ャネルトランジスタ６のゲート電極へ出力される。

【００３６】従って、ビット操作データＳ０〜Ｓ３の値
をメモリ・ＷＲの出力データと参照データとのＡＮＤ処
理（リセットまたはマスク），ＯＲ処理（セット），Ｅ
ＸＯＲ処理（チェンジ）が可能なように設定することに
より、メモリ・ＷＲの出力データをビット操作してバス
に出力することができる。

【００３７】即ち、メモリ・ＷＲ２の出力データと参照
データＲＥＦM のＡＮＤ処理を行ないたい場合は、メモ
リ・ＷＲ２の出力データと参照データＲＥＦM がともに
“１”の場合のみ“１”がＮチャネルトランジスタ６の
ゲート電極に出力されるように、ビット操作データＳ
０，Ｓ１，Ｓ２，Ｓ３を“０”，“０”，“０”，
“１”に設定する。また、メモリ・ＷＲ２の出力データ
と参照データＲＥＦM のＯＲ処理を行ないたい場合は、
メモリ・ＷＲ２の出力データと参照データＲＥＦM がと
もに“０”の場合のみ“０”がＮチャネルトランジスタ
６のゲート電極に出力されるように、ビット操作データ
Ｓ０，Ｓ１，Ｓ２，Ｓ３を“０”，“１”，“１”，
“１”に設定する。また、メモリ・ＷＲ２の出力データ
と参照データＲＥＦM のＥＸＯＲ処理を行ないたい場合
は、メモリ・ＷＲ２の出力データと参照データＲＥＦM
が“０”，“１”あるいは“１”，“０”の場合のみ
“１”がＮチャネルトランジスタ６のゲート電極に出力
されるように、ビット操作データＳ０，Ｓ１，Ｓ２，Ｓ
３を“０”，“１”，“１”，“０”に設定する。

【００３８】なお、参照データＲＥＦM とビット操作デ
ータＳ０〜Ｓ３はクロックＴ１の立上りに同期して変化
する。従ってメモリ・ＷＲ２からの出力データはバス２
１に転送される際に参照データとのＡＮＤ処理，ＯＲ処
理，ＥＸＯＲ処理の何れかが実行される。

【００３９】また、ビット操作データＳ０，Ｓ１，Ｓ
２，Ｓ３を“０”，“０”，“１”，“１”に設定する
ことにより、スルー（処理なし）とすることも当然なが
ら可能である。また、ビット操作データＳ０，Ｓ１，Ｓ
２，Ｓ３をこれら以外の値に設定することにより、上記
ＡＮＤ処理，ＯＲ処理，ＥＸＯＲ処理，スルー以外の処
理を行なうことも当然ながら可能である。

【００４０】このように、上記実施例によれば、メモリ
・ＷＲからバスに向けてデータを転送する際、高々ゲー
ト２段分の回路によりデータをビット操作処理してデー
タを転送できるようにしたので、バス転送期間内にその
処理が可能な負荷の軽い処理であるビット操作処理を実
行でき、クロックＴ２の期間をバス転送のみに費やすこ
となく、データ処理の一部を実行することが可能とな
る。また、全体の命令数を削減でき、同一処理を複数回
繰返す場合のスループットを向上できる等の効果も得ら
れる。

【００４１】実施例４．なお、上記実施例ではデータ処
理器としてビット操作器１１を設けたものを示したが、
データ処理器として、データを構成するビット列のビッ
トの位置を反転するビットリバース回路を設けてもよ
い。その実施例を図５に示す。この図５において、１２
は図２のデータ処理回路３の一例としてのビットリバー
ス回路である。このビットリバース回路１２はメモリ・
ＷＲ２の第Ｎ−１−Ｍビット目の出力とＮチャネルトラ
ンジスタ６のゲートとの間に設けられ、ゲートに制御信
号ＲＥＶが入力されるＮチャネルトランジスタ１２N-1-
M および記憶回路２の第Ｍビット目の出力とＮチャネル
トランジスタ６のゲートとの間に設けられ、ゲートに制
御信号ＴＨＲが入力されるＮチャネルトランジスタ１２
M から構成されている。なお、各ビットともその動作に
ついては同様であるので、ここではそのＭビット目につ
いてのみ説明する。各制御信号も従来例と同一のものは
そのタイミングも同一である。

【００４２】次に動作について説明する。ビットリバー
ス回路１２は例えばＮビットのデータの場合、その０ビ
ット目とＮ−１ビット目、１ビット目とＮ−２ビット
目、…を入替えるものである。従って、ビットリバース
する場合は制御信号ＲＥＶを“Ｈ”，制御信号ＴＨＲを
“Ｌ”とすることにより、メモリ・ＷＲ２の第Ｎ−１−
Ｍビット目の出力がバス２１の第Ｍビット目に出力され
ることになり、また、これと同時にこの図５と同様の回
路により、メモリ・ＷＲ２の第Ｍビット目の出力をバス
２１の第Ｎ−１−Ｍビット目に出力することにより、メ
モリ・ＷＲ２の第Ｍビット目の出力と第Ｎ−１−Ｍビッ
ト目の出力を入替えてバス２１に出力することができ
る。また、ビットリバースしない場合は制御信号ＲＥＶ
を“Ｌ”，制御信号ＴＨＲを“Ｈ”とすることにより、
メモリ・ＷＲ２の第Ｍビット目の出力をバス２１の第Ｍ
ビット目にそのまま出力することができる。

【００４３】なお、この制御信号ＲＥＶと制御信号ＴＨ
ＲはクロックＴ１の立上りに同期して変化する。従って
メモリ・ＷＲ２からの出力データはバス２１に転送され
る際にそのビットリバースが実行される。なお、上述の
ように、制御信号ＲＥＶを“Ｌ”，制御信号ＴＨＲを
“Ｈ”とすることにより、スルー（処理なし）とするこ
とも当然ながら可能である。

【００４４】このように、上記実施例によれば、メモリ
・ＷＲからバスに向けてデータを転送する際、ゲート１
段分の回路によりデータをビットリバース処理してデー
タを転送できるようにしたので、バス転送期間内にその
処理が可能な負荷の軽い処理であるビットリバース処理
を実行でき、クロックＴ２の期間をバス転送のみに費や
すことなく、データ処理の一部を実行することが可能と
なる。また、全体の命令数を削減でき、同一処理を複数
回繰返す場合のスループットを向上できる等の効果も得
られる。

【００４５】なお、上記各実施例ではマイクロコンピュ
ータの一種であるＤＳＰを例にとって説明したが、その
前提構成は図７に示すものに限るものではなく、また、
一般的なマイクロコンピュータやマイクロプロセッサ、
さらには汎用計算機等に適用してもよく、上記各実施例
と同様の効果を奏する。

【００４６】また、上記各実施例では負論理のプリチャ
ージバスを例にとって説明したが、正論理等、他の方式
のバスに適用してもよく、上記各実施例と同様の効果を
奏する。

【００４７】

【発明の効果】以上のように、この発明に係るマイクロ
コンピュータによれば、マイクロコンピュータのバス転
送回路にデータ処理手段を設けるようにしたので、デー
タをバスに転送する際に簡単なデータ処理が可能となる
効果がある。

【００４８】また、この発明に係るマイクロコンピュー
タによれば、データ処理手段として記憶手段からバスに
データを転送する際にデータを上位ビット方向あるいは
下位ビット方向に任意にシフトできるシフト手段を設け
るようにしたので、記憶手段からバスへデータを転送す
る際に、負荷の軽い処理であるビットシフト処理を行な
うことができる効果がある。

【００４９】また、この発明に係るマイクロコンピュー
タによれば、データ処理手段として記憶手段からバスに
データを転送する際にデータの任意のビットの値を演算
操作できるビット操作手段を設けるようにしたので、記
憶手段からバスへデータを転送する際に、負荷の軽い処
理であるビット操作処理を行なうことができる効果があ
る。

【００５０】さらに、この発明に係るマイクロコンピュ
ータによれば、データ処理手段として記憶手段からバス
にデータを転送する際にデータを構成するビット列のビ
ットの位置を反転できるビットリバース手段を設けるよ
うにしたので、記憶手段からバスへデータを転送する際
に、負荷の軽い処理であるビットリバース処理を行なう
ことができる効果がある。

【図面の簡単な説明】

【図１】この発明の一実施例によるマイクロコンピュー
タの概略構成を示すブロック図である。

【図２】この発明の一実施例によるマイクロコンピュー
タのより概略的な構成を示すブロック図である。

【図３】この発明の他の実施例によるマイクロコンピュ
ータのバス転送回路を示す回路図である。

【図４】この発明の他の実施例によるマイクロコンピュ
ータのバス転送回路を示す回路図である。

【図５】この発明の他の実施例によるマイクロコンピュ
ータのバス転送回路を示す回路図である。

【図６】従来のマイクロコンピュータの概略構成を示す
ブロック図である。

【図７】従来のマイクロコンピュータのバス転送回路を
示す回路である。

【図８】従来のマイクロコンピュータのバス転送回路の
タイミングを示すタイミング図である。

【符号の説明】

１データ演算器１ａＡＬＵ１ｂアキュムレータ１ｃシフタ２メモリやＷＲなどの記憶回路３データ処理器４Ｐチャネルトランジスタ５，６Ｎチャネルトランジスタ７２入力ＡＮＤ回路８正電源９ＧＮＤ１０シフタ回路１１ビット操作器１２ビットリバース回路

Claims

【特許請求の範囲】

【請求項１】バスからデータを取込めるデータ演算器
と、上記データ演算器の出力を記憶する記憶手段とを備えた
マイクロコンピュータにおいて、上記記憶手段の出力を上記バスに転送する際にデータ処
理を行えるデータ処理手段を備えたことを特徴とするマ
イクロコンピュータ。
【請求項２】上記データ処理手段は、上記記憶手段か
ら上記バスにデータを転送する際に上記データを上位ビ
ット方向あるいは下位ビット方向に任意にシフトできる
シフト手段であることを特徴とする請求項１記載のマイ
クロコンピュータ。
【請求項３】上記データ処理手段は、上記記憶手段か
ら上記バスにデータを転送する際に上記データの任意の
ビットの値を演算操作できるビット操作手段であること
を特徴とする請求項１記載のマイクロコンピュータ。
【請求項４】上記データ処理手段は、上記記憶手段か
ら上記バスにデータを転送する際に上記データを構成す
るビット列のビットの位置を反転できるビットリバース
手段であることを特徴とする請求項１記載のマイクロコ
ンピュータ。