JPS58182754A - 演算処理装置 - Google Patents
演算処理装置Info
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- JPS58182754A JPS58182754A JP57065200A JP6520082A JPS58182754A JP S58182754 A JPS58182754 A JP S58182754A JP 57065200 A JP57065200 A JP 57065200A JP 6520082 A JP6520082 A JP 6520082A JP S58182754 A JPS58182754 A JP S58182754A
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- JP
- Japan
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- word length
- addition
- preshifter
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の対象
本発明はマイクロプログラム制御と命令先行制御を採用
した情報処理装置内の演算処理装置に関し、特に半語長
オペランドの加減算命令を高速に実行する演算処理装置
に関するものである。
した情報処理装置内の演算処理装置に関し、特に半語長
オペランドの加減算命令を高速に実行する演算処理装置
に関するものである。
従来技術
第１図は、語長あるいは半語長のオペランドを加減算す
る命令の一形式を示す。第１図においてＯＰは加算か減
算かの演算種類、および第２オペランドが語長か半語長
であるかの両方を示すための命令コードを示し、Ｒ１は
語長の第１オペランドの存在するレジスタ番号を、ＡＤ
Ｄ２は語あるいは半語長の第２オペランドの存在するメ
モリ上のアドレスを示す。
る命令の一形式を示す。第１図においてＯＰは加算か減
算かの演算種類、および第２オペランドが語長か半語長
であるかの両方を示すための命令コードを示し、Ｒ１は
語長の第１オペランドの存在するレジスタ番号を、ＡＤ
Ｄ２は語あるいは半語長の第２オペランドの存在するメ
モリ上のアドレスを示す。
第２図は、オペランドの形式を示している。第２図にお
いて、Ｓはオペランドの符号を示し、例えばＳ＝０なら
ばオペランドが正数、Ｓ＝１ならば負数との約束をもつ
ものとする。Ｂは符号を除く数値を表わし、半語長オペ
ランドの場合、Ｂは１５ビツト、語長オペランドの場合
３１ピツトを有するものとする。演算は語長の第１オペ
ランドと半語あるいは語長の第２オペランドを加算ある
いは減算して、第１図のＲ１で示される語長のレジスタ
内に格納される。
いて、Ｓはオペランドの符号を示し、例えばＳ＝０なら
ばオペランドが正数、Ｓ＝１ならば負数との約束をもつ
ものとする。Ｂは符号を除く数値を表わし、半語長オペ
ランドの場合、Ｂは１５ビツト、語長オペランドの場合
３１ピツトを有するものとする。演算は語長の第１オペ
ランドと半語あるいは語長の第２オペランドを加算ある
いは減算して、第１図のＲ１で示される語長のレジスタ
内に格納される。
第３図は、正の符号をもつ語長オペランド（同図（ａ）
）と負の符号をもつ半語長オペランド（同図（＋））
）の−例である。これらは周知の固定小数点数であり、
本例の正の語長オペランドは１０進で「＋２５」を表わ
し、負の半語長オペランドは「−２」を表わしている。
）と負の符号をもつ半語長オペランド（同図（＋））
）の−例である。これらは周知の固定小数点数であり、
本例の正の語長オペランドは１０進で「＋２５」を表わ
し、負の半語長オペランドは「−２」を表わしている。
さて、従来技術にお′いては、半語長オペランドの加減
算命令の実行には最低でも２サイクルを要していた。す
なわら、最初のザイクルで、加数あるいは減数の符号を
上位バイトに例えばシフタ等を用いて拡張し、２サイク
ル目に演算器に入力して加減算を完了していた。以下、
この従来技術について説明する。
算命令の実行には最低でも２サイクルを要していた。す
なわら、最初のザイクルで、加数あるいは減数の符号を
上位バイトに例えばシフタ等を用いて拡張し、２サイク
ル目に演算器に入力して加減算を完了していた。以下、
この従来技術について説明する。
第４図は従来の演算器周辺のブロック図であり、第５図
は該演算器等を使用して第３図に示すオペランドの半語
長加算命令を実行する手順を示したものである。なお、
す、下の説明では、ワークレジスタ、シフタおよび演算
器の処理長は語長とするが、勿論、これは倍語長でもよ
い。
は該演算器等を使用して第３図に示すオペランドの半語
長加算命令を実行する手順を示したものである。なお、
す、下の説明では、ワークレジスタ、シフタおよび演算
器の処理長は語長とするが、勿論、これは倍語長でもよ
い。
まず、第１図に示す半語長加算命令が周知の命令先行制
御装置により解読されて、第１および第２オペランドの
データが読み出され、マイクロプログラムニよル実行に
先立って各々ワークレジスタ（Ｂ）４０とワークレジス
タ（Ａ、 ） ３０の先頭にセットされろ。すなわら、
第３図（ａ）の語長オペランドがワークレジスタ４０に
、第３図（ｂ）の半語長オペランドがワークレジスタ３
０にセットされる。これらのワークレジスタ３０と４０
では最下位のピッｔ−位置が異っており、そのま＼では
演算器１０に入力できない。このため、マイクロプログ
ラムの第１芙行ザイクルでは、ワークレジスタ３０の内
容をシフタ２０に入れ、そこで代数的な右１６ビツトシ
フトを行い、シフト結果を出力レジスタ２１． 、４百
号線５ｏを介してワークレジスタ３０に再転送する。第
６図は転送前後のワークレジスタ３０の内容で、（ａ）
は最初に第２オペランドをセットした状態、わ）はそれ
を右へ１６ビツトシフトした状態を示す。シフタ２０に
よる右１６ビツトシフトでは算術的シフトすなわら
□符号を考慮したシフトを行なうため、第６図（ｂ）
に示す如くワークレジスタ３０は、転送後には」１位１
６ビツトに新たに負の符号１が付加されている。
御装置により解読されて、第１および第２オペランドの
データが読み出され、マイクロプログラムニよル実行に
先立って各々ワークレジスタ（Ｂ）４０とワークレジス
タ（Ａ、 ） ３０の先頭にセットされろ。すなわら、
第３図（ａ）の語長オペランドがワークレジスタ４０に
、第３図（ｂ）の半語長オペランドがワークレジスタ３
０にセットされる。これらのワークレジスタ３０と４０
では最下位のピッｔ−位置が異っており、そのま＼では
演算器１０に入力できない。このため、マイクロプログ
ラムの第１芙行ザイクルでは、ワークレジスタ３０の内
容をシフタ２０に入れ、そこで代数的な右１６ビツトシ
フトを行い、シフト結果を出力レジスタ２１． 、４百
号線５ｏを介してワークレジスタ３０に再転送する。第
６図は転送前後のワークレジスタ３０の内容で、（ａ）
は最初に第２オペランドをセットした状態、わ）はそれ
を右へ１６ビツトシフトした状態を示す。シフタ２０に
よる右１６ビツトシフトでは算術的シフトすなわら
□符号を考慮したシフトを行なうため、第６図（ｂ）
に示す如くワークレジスタ３０は、転送後には」１位１
６ビツトに新たに負の符号１が付加されている。
こうして、ワークレジスタ３０と４０の最下位ビット位
置が一致したあと、マイクロプログラムの第２実行サイ
クルでは、ワークレジスタ３０と４０の内容が、各々プ
リシフタ（Ａ ） １．３、プリシフタ（Ｂ）１４を介
して演算器１０に入力される。プリシフタ１３．１４は
、こ２では′単純にデータを通すだけのスルーの働きを
している。演算器１０で加算した結果は、第７図に示す
如く、周知の固定小数点数の加算規則により１０進数で
「２３」を示す数値となる。この加算器の出力を第２実
行サイクルの最終ステージで、出力レジスタ１１を介し
て第１オペランドレジスタへ転送、格納することにより
、命令は完了する。
置が一致したあと、マイクロプログラムの第２実行サイ
クルでは、ワークレジスタ３０と４０の内容が、各々プ
リシフタ（Ａ ） １．３、プリシフタ（Ｂ）１４を介
して演算器１０に入力される。プリシフタ１３．１４は
、こ２では′単純にデータを通すだけのスルーの働きを
している。演算器１０で加算した結果は、第７図に示す
如く、周知の固定小数点数の加算規則により１０進数で
「２３」を示す数値となる。この加算器の出力を第２実
行サイクルの最終ステージで、出力レジスタ１１を介し
て第１オペランドレジスタへ転送、格納することにより
、命令は完了する。
なお、半語長減算の場合は、第２実行サイクルでプリシ
フタ（Ａ）１３がコンブリメント（補数）として働き、
演算器１０の最下位ビット位置に初期キャＩＪ −Ｌ
１−゛を与える点が異なるのみで、第１実行サイクル
の動作は加算の場合と同じである。
フタ（Ａ）１３がコンブリメント（補数）として働き、
演算器１０の最下位ビット位置に初期キャＩＪ −Ｌ
１−゛を与える点が異なるのみで、第１実行サイクル
の動作は加算の場合と同じである。
以上が従来技術による半語長加減算命令の実行処理で、
実行に２サイクルを要すことが分かる。
実行に２サイクルを要すことが分かる。
一方、符号拡張の必要のない語長オペランドの加減算命
令の場合には、第２オペランドは、ワークレジスタにセ
ットされた状態ですでに先頭に符号を有し、第１オペラ
ンドと最下位ビット位置を同じくする語長の形式をもっ
ており、そのま＼演算器に入力できるため、シフタで右
シフトする手順が不要で、１ｆイクルで実行できる。こ
のため、ソフトウェア設計者がメモリ節約の為に半語長
のオペランドを用意しても、その加減算実行には語長オ
ペランドに比し倍の時間を要するという問題があった。
令の場合には、第２オペランドは、ワークレジスタにセ
ットされた状態ですでに先頭に符号を有し、第１オペラ
ンドと最下位ビット位置を同じくする語長の形式をもっ
ており、そのま＼演算器に入力できるため、シフタで右
シフトする手順が不要で、１ｆイクルで実行できる。こ
のため、ソフトウェア設計者がメモリ節約の為に半語長
のオペランドを用意しても、その加減算実行には語長オ
ペランドに比し倍の時間を要するという問題があった。
従来、半語長オペランドの加減算命令の実行を１サイク
ルに短縮する方法として、先行制御装置が第２オペラン
ドをワークレジスタにセットする場合に、符号ビットに
該当するビットを、あらかじめ１６ビツト分拡張してお
き、半語長のオペランド自身をワークレジスタの後半に
セットし、前半には上記拡張された符号１６ビツトをセ
ットする方法が提案されている。しかし、この方法では
、半語長加減算命令時のみのために、符号拡張用のケー
ト回路を余分に必要と１２、このため、先行制御装置側
ではメモリから読出してきた第２オペランドを一刻も早
く送りたいときに、ワークレジスタへの転送に遅れを生
じ、その結果、全体の処理速度が遅れる欠点がある。
ルに短縮する方法として、先行制御装置が第２オペラン
ドをワークレジスタにセットする場合に、符号ビットに
該当するビットを、あらかじめ１６ビツト分拡張してお
き、半語長のオペランド自身をワークレジスタの後半に
セットし、前半には上記拡張された符号１６ビツトをセ
ットする方法が提案されている。しかし、この方法では
、半語長加減算命令時のみのために、符号拡張用のケー
ト回路を余分に必要と１２、このため、先行制御装置側
ではメモリから読出してきた第２オペランドを一刻も早
く送りたいときに、ワークレジスタへの転送に遅れを生
じ、その結果、全体の処理速度が遅れる欠点がある。
発明の目的
本発明の目的は、全体の処理速度に遅れを生じることな
く、半語長オペランドの加減算を語長オペランドの加減
算と全く同じ速度で実行することのできる演算処理装置
を提供することにある。
く、半語長オペランドの加減算を語長オペランドの加減
算と全く同じ速度で実行することのできる演算処理装置
を提供することにある。
」−記したように、半語長オペランドを語長あるいは倍
語長の演算器に入力させる場合、オペランドの符号を拡
張して入力させる必要があり、このため、従来はシフタ
によりオペランドの符号を拡張した後、演算器に入力し
て加減算を実行していた。これに対して、本発明は演算
器のプリシフタに着目し、前記シフタ処理に該当する部
分を演算器のプリシフタを用いて処理しようとするもの
である。これには・・−ドウエアの増加が伴うが、大幅
なＬＳＩの採用という最近の傾向を考えれば、十分吸収
できる。
語長の演算器に入力させる場合、オペランドの符号を拡
張して入力させる必要があり、このため、従来はシフタ
によりオペランドの符号を拡張した後、演算器に入力し
て加減算を実行していた。これに対して、本発明は演算
器のプリシフタに着目し、前記シフタ処理に該当する部
分を演算器のプリシフタを用いて処理しようとするもの
である。これには・・−ドウエアの増加が伴うが、大幅
なＬＳＩの採用という最近の傾向を考えれば、十分吸収
できる。
発明の実施例
第８図に本発明による演算器周辺の一実施例のブロック
図を示す。第４図と比べ、プリシフタ（Ａ） １００が
改良され、該プリシフタ１００に第２オペランドデータ
の符号部の転送線６０が追加されているのが特徴である
。
図を示す。第４図と比べ、プリシフタ（Ａ） １００が
改良され、該プリシフタ１００に第２オペランドデータ
の符号部の転送線６０が追加されているのが特徴である
。
第９図はプリシフタ（Ａ）１００の構成を、第１ピツｌ
（Ａｉ ）について詳細に示した図である。第４図の
プリシフタＡ（１３）などのように、通常のプリシフタ
の機能は、スルー（ＴＲＵＥ 、そのまま）、コンブリ
メント（ＣＯＭＰ ；補数、反転）、シフトレフトある
いはライト↓・〜３（左あるいは右に１ないし３ビツト
シフト）程度である。第９図に示すＡＮＤ回路９０２
、９０３ 、９０４などが、これに対応する。たゾし、
シフトレフト１以外のシフトは、図面の簡単化のため示
されていない。
（Ａｉ ）について詳細に示した図である。第４図の
プリシフタＡ（１３）などのように、通常のプリシフタ
の機能は、スルー（ＴＲＵＥ 、そのまま）、コンブリ
メント（ＣＯＭＰ ；補数、反転）、シフトレフトある
いはライト↓・〜３（左あるいは右に１ないし３ビツト
シフト）程度である。第９図に示すＡＮＤ回路９０２
、９０３ 、９０４などが、これに対応する。たゾし、
シフトレフト１以外のシフトは、図面の簡単化のため示
されていない。
本発明の改良されたプリシフタ（Ａ）１００は、０〜］
５ビツト（０≦１≦１５）について半語長加減算命令に
対して動作するＡＮＤ回路９０１を有することを特徴と
している。すなわち、第９図のＡＮＤ回路９旧は、第１
図の命令のＯＰのデコード信号あるいはそれに該当する
信号により半語長加算演算モードが指定され、第２オペ
ランドが負符号であれば、ＯＲ回路９１０′より１″′
を演算器人力ＡｉＩＮとして出力する。逆に半語長減算
命令実行中には、第２オペランドが正符号のと＠ ”
１ ”を出力する。これらの加減算時には、９０２〜９
０４のＡ、 Ｎ Ｄ回路は閉じたままで付勢されない。
５ビツト（０≦１≦１５）について半語長加減算命令に
対して動作するＡＮＤ回路９０１を有することを特徴と
している。すなわち、第９図のＡＮＤ回路９旧は、第１
図の命令のＯＰのデコード信号あるいはそれに該当する
信号により半語長加算演算モードが指定され、第２オペ
ランドが負符号であれば、ＯＲ回路９１０′より１″′
を演算器人力ＡｉＩＮとして出力する。逆に半語長減算
命令実行中には、第２オペランドが正符号のと＠ ”
１ ”を出力する。これらの加減算時には、９０２〜９
０４のＡ、 Ｎ Ｄ回路は閉じたままで付勢されない。
このＡＮＤ回路９０１を有するのは、ワークレジスタ（
Ａ）３０の前半１６ビツトに対応するプリシフタのみで
、後半１６ビツトは有しない。すなわち、後半１６ビツ
トは第４図に示す従来のプリシフタＡ （１３）と全く
同様の構成である。
Ａ）３０の前半１６ビツトに対応するプリシフタのみで
、後半１６ビツトは有しない。すなわち、後半１６ビツ
トは第４図に示す従来のプリシフタＡ （１３）と全く
同様の構成である。
第１０図は第３図のデータ例の場合のプリンフタ（Ａ、
）１００の動作を示し、第１１図はその手順を示したも
のである。
）１００の動作を示し、第１１図はその手順を示したも
のである。
先行制御装置によりワークレジスタ（Ａ）３０の前半（
ビット０−１５）には°゛０″′が、後半（同１６−３
１）には第２オペランドデータ（１１１・・・ １０）
カセットされるが、これらが改良されたプリシフタ（Ａ
、）１００に入力される。プリシフタ１００の前半に対
しては、制御信号として半語長加算演算モードのみが与
えられ、他はすべて抑止される。この結果、第９図の一
１二側のＡＮＤ回路９０１が、第２オペランドが負符号
であるため付勢され、ＯＲ回路旧０の出力、すなわち演
算器への入力は“１″′となる。プリシフタ１００の後
半に対しては、制御信号として加算であるとＴＲ’ＵＥ
（スルー）が与えられ、セットされた第２オペランドデ
ータがそのま＼演算器入力となる。この改良されたプリ
シフタ１００の出力により、第７図に示したのと同様の
パターンが発生されたことになる。以下は従来技術と同
じ動作により、加算が実行され結果が格納される。
ビット０−１５）には°゛０″′が、後半（同１６−３
１）には第２オペランドデータ（１１１・・・ １０）
カセットされるが、これらが改良されたプリシフタ（Ａ
、）１００に入力される。プリシフタ１００の前半に対
しては、制御信号として半語長加算演算モードのみが与
えられ、他はすべて抑止される。この結果、第９図の一
１二側のＡＮＤ回路９０１が、第２オペランドが負符号
であるため付勢され、ＯＲ回路旧０の出力、すなわち演
算器への入力は“１″′となる。プリシフタ１００の後
半に対しては、制御信号として加算であるとＴＲ’ＵＥ
（スルー）が与えられ、セットされた第２オペランドデ
ータがそのま＼演算器入力となる。この改良されたプリ
シフタ１００の出力により、第７図に示したのと同様の
パターンが発生されたことになる。以下は従来技術と同
じ動作により、加算が実行され結果が格納される。
半語長減算の場合は、プリシフタ１００の前半１６ビツ
トに対しては、符号が正のときに第９図の下側のＡＮＤ
回路によりプリシフタ出力は” １ ”となり、後半１
６ビツトにはＣＯＭＰ （補数）制御信号が与えられ、
第２オペランドの補数が演算器１０の入力に現れる。こ
のときは、さらに演算器１ｏの最下位ビット位置に初期
キャリーが入力される。この動作により、正常に減算が
実行される。
トに対しては、符号が正のときに第９図の下側のＡＮＤ
回路によりプリシフタ出力は” １ ”となり、後半１
６ビツトにはＣＯＭＰ （補数）制御信号が与えられ、
第２オペランドの補数が演算器１０の入力に現れる。こ
のときは、さらに演算器１ｏの最下位ビット位置に初期
キャリーが入力される。この動作により、正常に減算が
実行される。
発明の効果
以上の説明から明らかな如く、本発明では、第１実行サ
イクルのみを使用して、第２オペランドの符号拡張のた
めのプリシフトを従来のプリシフトの速度と同じ速度で
行ない、プリシフトの性能を落すことなく半語長加減算
命令を終了させることができる。また、プリシフタに追
加するハードウェアは、例えば１６ビツト分についてＡ
ＮＤゲートが３２個で済み、周辺の制御回路も含めて極
めて僅かな増追で済むため、コスト上からも実現は容易
なものである。
イクルのみを使用して、第２オペランドの符号拡張のた
めのプリシフトを従来のプリシフトの速度と同じ速度で
行ない、プリシフトの性能を落すことなく半語長加減算
命令を終了させることができる。また、プリシフタに追
加するハードウェアは、例えば１６ビツト分についてＡ
ＮＤゲートが３２個で済み、周辺の制御回路も含めて極
めて僅かな増追で済むため、コスト上からも実現は容易
なものである。
第１図は語長あるいは半語長オペランドの加減算命令の
一形式を示す図、第２図は語長および半語長オペランド
の一形式を示す図、第３図は語長および半語長オペラン
ドの具体例を示す図、第４（ロ） 図は従来の演算処理装置のブロック図、第５図は従来の
半語長加算命令の実行手順を示す図、第６図および第７
図は従来の具体的数値例を示す図、第８図は本発明の演
算処理装置の一実施例を示すブロック図、第９図は本発
明により改良されたプリシフタの具体的構成図、第１０
図は本発明におけるプリシフタの動作を示す図、第１１
図は本発明による半語長加算命令の実行手順を示す図で
ある。 １０・・・演算器、１１・・・出力レジスタ、１４・・
・プリシフタ、１００・・・改良されたプリシフタ、３
０ 、４０・・・ワークレジスタ。 （２） 才３図 第１図 第２図 レンヌタ入力へ 第５図 第６図 牙７図 第８図 第９図 オｌＯ図
一形式を示す図、第２図は語長および半語長オペランド
の一形式を示す図、第３図は語長および半語長オペラン
ドの具体例を示す図、第４（ロ） 図は従来の演算処理装置のブロック図、第５図は従来の
半語長加算命令の実行手順を示す図、第６図および第７
図は従来の具体的数値例を示す図、第８図は本発明の演
算処理装置の一実施例を示すブロック図、第９図は本発
明により改良されたプリシフタの具体的構成図、第１０
図は本発明におけるプリシフタの動作を示す図、第１１
図は本発明による半語長加算命令の実行手順を示す図で
ある。 １０・・・演算器、１１・・・出力レジスタ、１４・・
・プリシフタ、１００・・・改良されたプリシフタ、３
０ 、４０・・・ワークレジスタ。 （２） 才３図 第１図 第２図 レンヌタ入力へ 第５図 第６図 牙７図 第８図 第９図 オｌＯ図
Claims (1)
- （１）符号を含む特定の長さを有するオペランド同志の
加減算を行う演算器を具備し、命令先行制御によりオペ
ランドをワークレジスタヘセットし、マイクロプログラ
ム制御により一方のオペランドの符号拡張、両オペラン
ドの加減算を行う演算処理装置において、前記命令先行
制御により指定される加減算命令の一方のオペランドに
基き、前記演算器の上位部分に“１″あるいは”ｏ”の
連続するパターンを発生する手段を設け、オペランドの
符号拡張と加減算を同一サイクルで実行することを特徴
とする演算処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065200A JPS58182754A (ja) | 1982-04-19 | 1982-04-19 | 演算処理装置 |
| US06/484,846 US4677582A (en) | 1982-04-19 | 1983-04-14 | Operation processing apparatus |
| GB08310288A GB2120426B (en) | 1982-04-19 | 1983-04-15 | Operation processing apparatus |
| DE19833314035 DE3314035A1 (de) | 1982-04-19 | 1983-04-18 | Operationsverarbeitungseinrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57065200A JPS58182754A (ja) | 1982-04-19 | 1982-04-19 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182754A true JPS58182754A (ja) | 1983-10-25 |
| JPS6227412B2 JPS6227412B2 (ja) | 1987-06-15 |
Family
ID=13280029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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