JPH05100818A

JPH05100818A - バレルシフタ

Info

Publication number: JPH05100818A
Application number: JP3257648A
Authority: JP
Inventors: Toshio Kishi; 俊夫岸; Yukari Takada; 由香里高田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-10-04
Filing date: 1991-10-04
Publication date: 1993-04-23

Abstract

(57)【要約】【目的】この発明の目的は、１ステップで１ビット操
作命令を行なえるバレルシフタを提供することである。【構成】シフトアレイ５３は、Ａレジスタ５１に格納
されたデータをＢレジスタ５２に転送することによりデ
ータを左シフトし、逆にＢレジスタ５２に格納されたデ
ータをＡレジスタ５１へ転送することにより右シフトを
行なう。このとき、シフトアレイ５３におけるデータの
シフト量は、Ｏレジスタ５４から与えられるシフト幅デ
ータによって決定される。一方、ビット操作を行なうと
きは、Ａレジスタ５１に格納されたビット操作用回路５
５に転送され、再びＡレジスタ５１に戻されることによ
り実行される。このとき、ビット操作用回路５５は、ビ
ット操作の対象となるビットのデータを、ビット操作用
論理信号発生回路から与えられるビット操作用論理信号
に置き換える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バレルシフタに関
し、より特定的には、複数ビットのデータを任意のビッ
ト数だけシフト可能なバレルシフタに関する。

【０００２】

【従来の技術】ビット操作命令は、レジスタやメモリに
格納されたデータ（複数ビットを有する）における任意
の１ビットに対して何らかの操作を行なう命令である。
ビット操作命令には、指定されたビットの値をフラグデ
ータとして保存するとともにそのビットを“１”にセッ
トする命令，指定されたビットの値をフラグデータとし
て保存するとともにそのビットを“０”にクリアする命
令，指定されたビットの値をフラグデータとして保存す
るとともにそのビットを反転する命令等がある。たとえ
ば、磁気ディスクの使用状況を複数ビットを有するデー
タの各ビットに割り当てて記憶する場合、磁気ディスク
の使用中の領域を“１”，空き領域を“０”として示
す。そのとき、空き領域に情報を書き込んだ場合対応す
るビットが“０”から“１”となり、ディスク上のある
領域のデータを消去した場合対応するビットが“１”か
ら“０”となる。

【０００３】図１７は、ビット操作命令を実行する装置
の従来例を示すブロック図である。この装置は、データ
バスとしてのＳ１バス１，Ｓ２バス２，Ｄバス３と、Ａ
ＬＵ４とバレルシフタ５と、レジスタ６と、ＰＳＷレジ
スタ１０とを含む。ＡＬＵ４，バレルシフタ５，レジス
タ６は、それぞれＳ１バス１，Ｓ２バス２，Ｄバス３に
接続されて、相互にデータ伝送が可能である。また、Ｐ
ＳＷレジスタ１０は、Ｓ２バス２に接続されている。

【０００４】図１７に示すような装置は、たとえばＣＰ
Ｕ（中央処理装置）の内部に設けられている。

【０００５】図１７に示す従来の装置において、ビット
操作命令の実行は次のような手順で行なわれている。

【０００６】（１）データは、ＬＳＤ側が高いアドレ
スとなっているビッグエンディアンである。図１９に示
すように、バレルシフタ５にＭＳＢのみ“１”を有する
データを入力し、当該データを指定ビット数だけ右シフ
トする。これによって、指定ビット位置のみが“１”で
その他のビットは“０”のデータ（マスクデータ）が作
成される。そして、そのマスクデータをＤバス３を介し
て一旦レジスタ６へ格納する。

【０００７】（２）図２０に示すように、バレルシフ
タ５で、ビット操作を行なうデータをＳ２バス２から入
力し、そのデータを指定ビット数だけ左シフトして、指
定ビット位置をＭＳＢに移動させる。そして、ＭＳＢの
値をフラグデータとしてＰＳＷレジスタ１０に格納す
る。

【０００８】（３）手順（１）で作成した指定ビット
位置のみ“１”のマスクデータを、レジスタ６からＳ１
バス１を介してＡＬＵ４へ転送する。ビット操作される
ビットを含むデータ（図２０の上側に示された入力デー
タ）は、Ｓ２バス２を介してＡＬＵ４に入力される。Ａ
ＬＵ４において、指定されたビットを“１”にセットす
るときは、手順（１）で作成されたマスクデータとビッ
ト操作データ（図２０の上側の入力データ）との論理和
（ＯＲ）をとることにより、指定ビットだけ“１”にセ
ットされ、あとは不変のデータが作成される。ＡＬＵ４
において、指定されたビットを“０”にクリアするとき
は、手順（１）で作成されたマスクデータの反転データ
とビット操作データとの論理積（ＡＮＤ）をとることに
より、指定ビットだけ“０”にクリアされ、あとは不変
のデータが作成される。ＡＬＵ４において、指定された
ビットを反転するときは、手順（１）で作成されたマス
クデータとビット操作データとの排他的論理和（イクス
クルーシブＯＲ）をとることにより、指定ビットだけ反
転され、あとは不変のデータが作成される。

【０００９】以上のように、従来の装置では、手順
（１）で作成されたマスクデータを手順（３）で使用す
るため、ビット操作命令を実行するために最低でも２ス
テップを必要とする。

【００１０】図１８は、図１７に示す従来のバレルシフ
タ５の構成を示すブロック図である。図において、従来
のバレルシフタはＡレジスタ５１と、Ｂレジスタ５２
と、シフトアレイ５３と、Ｏレジスタ５４とを含む。シ
フト動作を行なうとき、シフトされるデータはＳ２バス
２からＡレジスタ５１またはＢレジスタ５２に入力され
る。シフト幅を決定するデータは、Ｓ１バス１からＯレ
ジスタ５４に入力される。左シフトを実行するときは、
Ａレジスタ５１からシフトアレイ５３を介してＢレジス
タ５２へデータを転送し、Ｂレジスタ５２からシフト後
のデータがＤバス３に出力される。右シフトを実行する
ときは、Ｂレジスタ５２からシフトアレイ５３を介して
Ａレジスタ５１にデータを転送し、Ａレジスタ５１から
シフト後のデータがＤバス３へ出力される。データのシ
フト状態は、図２１のようになる。データをＡレジスタ
５１に入力すると左シフトされたデータがＢレジスタ５
２に入り、Ｂレジスタ５２に入力すると右シフトされた
データがＡレジスタ５１に入る。

【００１１】

【発明が解決しようとする課題】前述したように、従来
の装置においては、ＡＬＵ４がビット操作を行なう構成
となっているため、ビット操作命令を実行するために複
数回のステップが必要であった。そのため、ビット操作
命令を実行するうえで、装置の負担が重くなるととも
に、その処理時間が長くなるという問題点があった。

【００１２】それゆえに、この発明の目的は、１ステッ
プでビット操作命令を実行することができるようなバレ
ルシフタを提供することである。

【００１３】

【課題を解決するための手段】この発明にかかるバレル
シフタは、入力手段と、ビット位置指定データ入力手段
と、論理信号発生手段と、置き換え手段とを備えてい
る。入力手段は、複数ビットのデータを入力する。ビッ
ト位置指定データ入力手段は、入力データのビット操作
の対象となるビット位置を指定するデータを入力する。
論理信号発生手段は、ビット操作命令の種類と、入力デ
ータのビット操作の対象となるビットデータの論理とに
基づいて、ビット操作用論理信号を発生する。置き換え
手段は、ビット位置指定データに応答して、入力データ
のビット操作の対象となるビットデータをビット操作用
論理信号に置き換える。

【００１４】

【作用】この発明においては、データのシフトを行なう
バレルシフタ自身がビット操作機能を有する。すなわ
ち、データが入力されると、その入力データのビット操
作の対象となるビットデータが論理信号発生手段により
発生されたビット操作用論理信号に置き換えられる。し
たがって、従来のようにマスクデータを作成する必要が
ないので、ビット操作を１ステップで実行することがで
きる。

【００１５】

【実施例】本発明のバレルシフタの構成を説明する前
に、本発明のバレルシフタを備えるマイクロプロセッサ
で実行されるビット操作命令のデータフォーマットの一
例を図６に示す。図において、アドレスＮとアドレスＮ
＋１の２バイトを見ないと命令フォーマットが判別でき
ないようになっているが、これは、命令が必ず１６ビッ
ト（ハーフワード）単位でフェッチ，デコードされるこ
とを前提としたためである。

【００１６】本発明のバレルシフタを備えるマイクロプ
ロセッサにおいて実行されるビット操作命令は、図７に
示すように、ベースおよびオフセットの２つのパラメー
タにより操作対象となるビットが指定される。ここで、
ベースは、各データブロック（バイト，ハーフワード，
ワード）の起点になるアドレスを示している。オフセッ
トは、ベースを起点としたビットアドレスを示してい
る。したがって、ベースがＮのときアドレスＮの０ビッ
トをオフセットの起点として、操作するビット位置が指
定されることになる。レジスタに格納されたデータのビ
ットを操作する場合には、このほかにベースのサイズも
ビット操作の対象となるビット位置の指定に影響する。
ベースのサイズには、たとえば８ビット（バイト），１
６ビット（ハーフワード），３２ビット（ワード）の３
種類がある。

【００１７】本発明のバレルシフタを備えるマイクロプ
ロセッサの一般型のビット操作命令では、オフセットの
値に制限がなく、オフセットがバイト境界を越えてもよ
いようになっている。オフセットは、符号付きの整数と
して扱われる。正の場合には、図７の右方向（ビット番
号およびアドレス増加方向）、負の場合には、図７の左
方向（ビット番号およびアドレス減少方向）となる。

【００１８】本発明のバレルシフタを備えるマイクロプ
ロセッサにおける命令セットは、指定ビットのみ“１”
にセットするＢＳＥＴ命令，指定ビットのみ“０”にク
リアするＢＣＬＲ命令，指定ビットのみ反転するＢＮＯ
Ｔ命令を含む。

【００１９】ＢＳＥＴ命令の一般型命令フォーマットは
図８に示すとおりである。本発明のバレルシフタを備え
るマイクロプロセッサで実行されるビット操作命令で
は、オフセットフィールドで示されたアドレッシングモ
ードに従ってオフセットが定められ、ベースフィールド
で示されたアドレッシングモードに従ってベースが定め
られる。また、ｓｘフィールドでオフセットのサイズを
指定し、ｓｙフィールドでベースのサイズを指定する。
この場合のサイズの指定は、たとえば次のように定めら
れる。

【００２０】ｓｘ（またはｓｙ）＝００：８ビットコペランドｓｘ（またはｓｙ）＝０１：１６ビットコペランドｓｘ（またはｓｙ）＝１０：３２ビットコペランド本発明のバレルシフタを備えるマイクロプロセッサで
は、図１７と同様に、ＰＳＷレジスタ１０を備えてい
る。このＰＳＷレジスタ１０内に、マイクロプロセッサ
のもとの状態を示すフラグデータを格納するフラグフィ
ールドが設けられている。本発明のバレルシフタを備え
るマイクロプロセッサで実行されるビット操作命令は、
このフラグの１つに指定されたビットの値をフラグデー
タとして保存するとともに、その後その指定されたビッ
トをセットまたはクリアまたは反転する命令である。

【００２１】ＢＳＥＴ命令は、指定されたビットの値を
フラグデータとして保存し、その後そのビットを“１”
にセットする命令である。

【００２２】ＢＣＬＲ命令の一般型命令フォーマットは
図９に示すとおりである。ＢＣＬＲ命令は、指定された
ビットの値をフラグデータとして保存するとともに、そ
の後そのビットを“０”にクリアする命令である。

【００２３】ＢＮＯＴ命令の一般型命令フォーマットは
図１０に示すとおりである。ＢＮＯＴ命令は、指定され
たビットの値をフラグデータとして保存するとともに、
その後そのビットを反転する命令である。

【００２４】本発明のバレルシフタを備えるマイクロプ
ロセッサは、各種のバッファ記憶と、命令バスやデータ
バスを使用したメモリの効率的アクセスにより、命令を
パイプライン処理して高性能に動作する。以下には、本
発明のバレルシフタを備えるマイクロプロセッサのパイ
プライン処理について説明する。

【００２５】本発明のバレルシフタを備えるマイクロプ
ロセッサのパイプライン処理は、図５に示す構成とな
る。このマイクロプロセッサは、命令のプリフェッチを
行なう命令フェッチステージ（ＩＦステージ）７１と、
命令のデコードを行なうデコードステージ（Ｄステー
ジ）７２と、オペランドのアドレス計算を行なうオペラ
ンドアドレス計算ステージ（Ａステージ）７３と、マイ
クロＲＯＭアクセス（特にＲステージと呼ぶ）およびオ
ペランドのプリフェッチ（特にＯＦステージと呼ぶ）を
行なうオペランドフェッチステージ（Ｆステージ）７４
と、命令の実行を行なう実行ステージ（Ｅステージ）７
５と、メモリオペランドのストアを行なうストアステー
ジ（Ｓステージ）７６とを含む。マイクロプロセッサ
は、以上の６ステージでデータのパイプライン処理を行
なう。なお、Ｓステージ７６には３段のストアバッファ
が設けられている。

【００２６】図５における各ステージ７１〜７６は、そ
れぞれが他のステージとは独立に動作する。理論上は、
６つのステージが完全に独立的に動作する。Ｓステージ
７６以外の各ステージ７１〜７５は、１回の処理を最少
１クロックで行なうことができる。Ｓステージ７６は
、１回のオペランドストア処理を最少２クロックで行
なうことができる。したがって、メモリオペランドのス
トア処理がない場合、理想的には１クロックごとに次々
とパイプライン処理が進行する。

【００２７】本発明のバレルシフタを備えるマイクロプ
ロセッサは、メモリ−メモリ間演算や、メモリ間接アド
レッシングなど、基本パイプライン処理１回だけでは処
理が行なえない命令を実行する場合にも、なるべく均衡
したパイプライン処理が行なえるように設計されてい
る。すなわち、複数のメモリオペランドを有する命令に
対しては、メモリオペランドの数をもとに、デコード段
階で複数のパイプライン処理単位（ステップコード）に
分解してパイプライン処理を行なう。これにより、複雑
な命令に対しても円滑なパイプライン処理が可能とな
る。

【００２８】ＩＦステージ７１からＤステージ７２に渡
される情報は命令コードそのものである。Ｄステージ７
２からＡステージ７３に渡される情報は命令で指定され
た演算に関するもの（Ｄコード８１）と、オペランドの
アドレス計算に関するもの（Ａコード８２）と、処理中
命令のプログラムカウンタ値（ＰＣ）との３つである。
Ａステージ７３からＦステージ７４に渡される情報は、
マイクロプログラムルーチンのエントリー番地やマイク
ロプログラムへのパラメータなどを含むＲコード８３
と、オペランドのアドレスとアクセス方法指示情報など
を含むＦコード８４と、処理中命令のプログラムカウン
タ値ＰＣとの３つである。Ｆステージ７４からＥステー
ジ７５に渡される情報は、演算制御情報とリテラルなど
を含むＥコード８５と、オペランドやオペランドアドレ
スなどを含むＳコード８６と、処理中命令のプログラム
カウンタ値ＰＣとの３つである。Ｓコード８６は、アド
レスとデータとからなる。Ｅステージ７５からＳステー
ジ７６に渡される情報は、ストアすべき演算結果である
Ｗコード８７と、その演算結果を出力した命令のプログ
ラムカウンタ値ＰＣとの２つである。Ｗコード８７は、
アドレスとデータとからなる。

【００２９】本発明のバレルシフタは、Ｅステージ７５
内に設けられている。Ｅステージ７５は、マイクロプロ
グラムの制御により動作する。ビット操作命令でオペラ
ンドがメモリ上に格納されていると、データ，オフセッ
トはＳコード８６としてＥステージ７５に送られる。

【００３０】一方、オペランドがレジスタ上に格納され
ているときは、Ｅステージ７５内に設けられているレジ
スタからデータ，オフセットを読み出す。

【００３１】図１は、本発明のバレルシフタの一実施例
の構成を示すブロック図である。図１に示すバレルシフ
タは、図１８に示す従来のバレルシフタと同様に、Ｓ１
バス１と、Ｓ２バス２と、Ｄバス３と、Ａレジスタ５１
と、Ｂレジスタ５２と、シフトアレイ５３と、Ｏレジス
タ５４とを含む。さらに、図１に示すバレルシフタは、
Ａレジスタ５１とシフトアレイ５３との間にビット操作
用回路５５が設けられている。図１において、Ｏレジス
タ５４は、シフト動作時はシフト幅を示すデータをシフ
トアレイ５３に与え、ビット操作時はビット指定位置を
示すデータをシフトアレイ５３に与える。データはＳ２
バス２，シフト幅はＳ１バス１から入り、結果はＤバス
３へ出力される。各バス１〜３は３２ビットであり、シ
フト幅は下位８ビットしか見ていない。Ｏレジスタ５４
に入力されたシフト幅を示すデータは、３２本のシフト
数信号にデコードされてシフトアレイ５３に出力され
る。この信号はシフト数を示す１本のみが“１”とな
る。

【００３２】図１に示すバレルシフタにおいて、左シフ
ト動作を行なうときはＡレジスタ５１からシフトアレイ
５３を介してＢレジスタ５２にデータを転送し、シフト
後のデータをＢレジスタ５２からＤバス３に出力する。
図１に示すバレルシフタにおいて、右シフトを行なうと
きはＢレジスタ５２からシフトアレイ５３を介してＡレ
ジスタ５１へデータを転送し、シフト後のデータをＡレ
ジスタ５１からＤバス３に出力する。データは、Ｓ２バ
ス２からバレルシフタに入力される。オフセットは、Ｓ
１バス１からバレルシフタに入力される。ただし、オフ
セットが３２以上の場合は、ベースにその分を加算し
て、操作されるビットを含む１ワードをＳ２バス２から
バレルシフタに転送する。オフセットの方は、その１ワ
ード内の操作ビットを示す３１以下の指定ビット位置と
し、Ｓ１バス１からバレルシフタに転送する。

【００３３】図１に示すバレルシフタでは、Ａレジスタ
５１に格納されたデータをビット操作用回路５５で処理
後、再びＡレジスタ５１に転送することにより、ビット
操作が行なわれる。ビット操作の行なわれたデータは、
Ａレジスタ５１からＤバス３に出力される。このとき、
ビット操作用回路５５からＡレジスタ５１に転送される
データは、ビット操作はされているが、シフトアレイ５
３を通過していないためシフトはされていない。ただ
し、たとえばビット番号ｎのビットが操作されるとする
と、Ａレジスタ５１のビット番号ｎのビットデータのみ
シフトアレイ５３を介してＢレジスタ５２のビット番号
０のビットに転送される。これは、Ｂレジスタ５２のビ
ット番号０のビットデータをフラグデータとしてバレル
シフタからＰＳＷレジスタ（図示せず）へ転送し保存す
るためである。

【００３４】図２は、図１に示すＡレジスタ５１，ビッ
ト操作用回路５５，シフトアレイ５３の構成の一例を示
す回路図である。以下、この図２も参照して、図１に示
すバレルシフタの動作を説明する。

【００３５】（１）シフト動作時の動作Ｓ２バス２からの入力データＳ２（０）〜Ｓ２（ｎ＋
１）をたとえばｎビットシフトするとすると、Ｏレジス
タ５４からシフトアレイ５３に与えられるｎビットシフ
ト信号１８が“１”となる。その結果、Ａレジスタ５１
のビット番号ｎ＋１のビットＡ（ｎ＋１）とＢレジスタ
５２のビット番号１のビットＢ（１）とが接続され、ま
たＡ（ｎ）とＢ（０）とが接続される。他のビットも同
様の態様で接続される。したがって、Ａレジスタ５１か
らＢレジスタ５２へデータが転送されるときにデータが
ｎビット左シフトされ、Ｂレジスタ５２からＡレジスタ
５１へデータが転送されるときにｎビット右シフトされ
る。シフト動作時は、シフト信号／ＳＴが“０”となる
ので、ビット操作用回路５５におけるＮＡＮＤゲート１
２，１５の出力が“１”となる。その結果、ビット操作
用回路５５におけるトランスミッションゲート１０およ
び１３が常時オン状態となり、トランスミッションゲー
ト１１および１４が常時オフ状態となる。したがって、
ビット操作用論理信号Ｏ₂₀は、Ａレジスタ５１に与えら
れない。

【００３６】入力データを右シフトする場合は、Ｂレジ
スタ５２に入力されたデータがシフトアレイ５３を介し
てＡレジスタ５１に転送される。このとき、Ａレジスタ
５１への入力信号２２が“０”，入力信号２３が“１”
となる。その結果、Ａレジスタ５１に格納されたデータ
はシフトアレイ５３に出力されず、シフトアレイ５３か
ら入力されるデータがＡレジスタ５１からＤバス３に出
力される。

【００３７】一方、入力データを左シフトする場合は、
Ａレジスタ５１に入力されたデータがシフトアレイ５３
を介してＢレジスタ５２に転送される。このとき、Ａレ
ジスタ５１への入力信号２２は“１”，入力信号２３は
“０”となる。その結果、Ａレジスタ５１に格納された
データがシフトアレイ５３に出力される。

【００３８】（２）ビット操作時の動作ビット操作時においては、Ａレジスタ５１への入力信号
２２が“１”，入力信号２３が“１”となる。たとえ
ば、ビット番号ｎのビットが操作されるとすると、Ａレ
ジスタ５１のビット番号ｎのビットがシフトアレイ５３
を介してＢレジスタ５２のビット番号０のビットと接続
される。このとき、シフト信号／ＳＴが“１”，ｎビッ
トシフト信号１８が“１”となるので、ビット操作用回
路５５におけるＮＡＮＤゲート１５の出力が“０”とな
り、トランスミッションゲート１３がオフ状態，トラン
スミッションゲート１４がオン状態となる。そのため、
Ａレジスタ５１のビット番号ｎのビットがビット操作用
論理信号Ｏ₂₀を受けてセットあるいはクリアあるいは反
転された値となる。その他のビット、たとえばビット番
号ｎ＋１のビットでは、シフト信号／ＳＴが“１”，ｎ
＋１ビットシフト信号１７が“０”となるので、ＮＡＮ
Ｄゲート１２の出力が“１”となり、トランスミッショ
ンゲート１０がオン状態，トランスミッションゲート１
１がオフ状態となる。したがって、Ａレジスタ５１から
ビット操作用回路５５に与えられたデータはビット操作
を受けることなくそのままＡレジスタ５１へ転送され
る。そして、Ａレジスタ５１への入力信号２２が
“１”，入力信号２３が“１”となるので、ビット操作
用回路５５からＡレジスタ５１に転送されたデータは、
Ａレジスタ５１からＤバス３に出力される。

【００３９】図２においてビット操作用回路５５に与え
られるビット操作用論理信号Ｏ₂₀は、たとえば図３に示
すようなビット操作用論理信号発生回路により発生され
る。図３に示すビット操作用論理信号発生回路は、イン
バータＩＶ１，ＩＶ２と、ＡＮＤゲートＡＧ１と、ＮＯ
ＲゲートＮＯＧ１とを含む。ＡＮＤゲートＡＧ１には、
ｎｏｔ信号と、Ｂレジスタ５２におけるビット番号０の
ビットデータＢ（０）の反転信号とが与えられる。ＮＯ
ＲゲートＮＯＧ１には、ｓｅｔ信号と、ＡＮＤゲートＡ
Ｇ１の出力信号とが与えられる。ＮＯＲゲートＮＯＧ１
の出力は、インバータＩＶ２により反転された後、ビッ
ト操作用論理信号Ｏ₂₀として出力される。

【００４０】図４に示すように、ｓｅｔ信号はＢＳＥＴ
命令が行なわれる場合にのみ“Ｈ”レベルとなり、ｎｏ
ｔ信号はＢＮＯＴ命令が行なわれる場合にのみ“Ｈ”レ
ベルとなる。これにより、ビット操作用論理信号Ｏ
₂₀は、ＢＳＥＴ命令の実行時は“１”となり、ＢＣＬＲ
命令の実行時は“０”となり、ＢＮＯＴ命令の実行時は
ビット信号Ｂ（０）の反転信号となる。

【００４１】図２に示すビット操作用回路５５は、Ａレ
ジスタ５１から与えられる複数ビットのデータのうち、
ビット操作の指定されたビット位置のビットデータをビ
ット操作用論理信号Ｏ₂₀に置き換えてＡレジスタ５１に
転送する。これにより、ビット操作が行なわれる。

【００４２】以上説明された実施例は、ベースのサイズ
が１ワード、つまり１ワード単位でビットシフトおよび
ビット操作を行なう実施例を示している。しかしなが
ら、ビットシフトおよびビット操作の対象となるデータ
がメモリではなくレジスタ内に格納されている場合は、
ベースのサイズが１ワードとは限らず、１ハーフワード
または１バイトの場合もありうる。そこで、このような
場合に対応しうる実施例を以下に説明する。

【００４３】データのサイズがハーフワードの場合は、
データをＡレジスタ５１またはＢレジスタ５２へ入力す
る際に、上位１６ビットと下位１６ビットとに同じデー
タを入力する。

【００４４】図１１は、データのサイズがハーフワード
の場合の右シフトの様子を示す。シフト動作を行なう場
合、右シフトのときは、Ｂレジスタ５２のデータがシフ
トアレイ５３を通ってＡレジスタ５１へ転送される。こ
のとき、Ａレジスタ５１の上位１６ビットがＢレジスタ
５２の上位１６ビットの右シフトされたデータとなる。
したがって、Ａレジスタ５１の上位１６ビットをシフト
結果としてＤバス３に出力する。図１２は、データのサ
イズがハーフワードの場合の左シフトの様子を示す。左
シフトのときは、Ａレジスタ５１のデータがシフトアレ
イ５３を通ってＢレジスタ５２に転送される。このと
き、Ｂレジスタ５２の下位１６ビットがＡレジスタ５１
の上位１６ビットの左シフトされたデータとなる。した
がって、Ｂレジスタ５２の下位１６ビットをシフト結果
としてＤバス３に出力する。

【００４５】図１３は、データのサイズがハーフワード
の場合のビット操作を行なうときの様子を示している。
ビット操作を行なう場合は、データのサイズがワードの
場合と同様に、Ｂ（０）とつながるビットのみをセット
またはクリアまたは反転するのであるから、Ａレジスタ
５１のデータがビット操作用回路５５で処理された後Ａ
レジスタ５１へ戻ると、戻ったＡレジスタ５１の上位１
６ビットがビット操作されたデータとなる。したがっ
て、Ａレジスタ５１の上位１６ビットをビット操作結果
としてＤバス３に出力する。

【００４６】上記のごとく、データのサイズがハーフワ
ードのときは、シフト操作およびビット操作ともにＡレ
ジスタ５１は上位１６ビットを、Ｂレジスタ５２は下位
１６ビットをＤバス３に出力すればよい。

【００４７】一方、データのサイズがバイトの場合は、
データをＡレジスタ５１またはＢレジスタ５２へ入力す
る際に、上位８ビットと下位８ビットに同じデータを入
力する。

【００４８】図１４は、データのサイズがバイトの場合
の右シフトの様子を示している。シフト動作を行なう場
合、右シフトのときは、Ｂレジスタ５２のデータがシフ
トアレイ５３を通ってＡレジスタ５１へ転送される。こ
のとき、Ａレジスタ５１の上位８ビットがＢレジスタ５
２の上位８ビットの右シフトされたデータとなる。した
がって、Ａレジスタ５１の上位８ビットをシフト結果と
してＤバス３へ出力する。図１５は、データのサイズが
バイトの場合の左シフトの様子を示している。左シフト
のときは、Ａレジスタ５１のデータがシフトアレイ５３
を通ってＢレジスタ５２に転送される。このとき、Ｂレ
ジスタ５２の下位８ビットがＡレジスタ５１の上位８ビ
ットの左シフトされたデータとなる。したがって、Ｂレ
ジスタ５２の下位８ビットをシフト結果としてＤバス３
に出力する。

【００４９】図１６は、データのサイズがバイトの場合
のビット操作を行なうときの様子を示している。ビット
操作を行なう場合は、データのサイズがワードの場合と
同様に、Ｂ（０）とつながるビットのみをセットまたは
クリアまたは反転するのであるから、Ａレジスタ５１の
データがビット操作用回路５５を通ってＡレジスタ５１
へ戻ると、戻ったＡレジスタ５１の上位８ビットがビッ
ト操作されたデータとなる。したがって、Ａレジスタ５
１の上位８ビットをビット操作結果としてＤバス３に出
力する。

【００５０】上記のごとく、データのサイズがバイトの
ときは、シフト操作およびビット操作ともにＡレジスタ
５１は上位８ビットを、Ｂレジスタ５２は下位８ビット
をＤバス３に出力すればよい。

【００５１】

【発明の効果】以上のように、この発明によれば、従来
のバレルシフタに対して少ない回路増加でビット操作を
行なえるバレルシフタを得ることができ、従来は最低で
も２ステップが必要であったビット操作命令が１ステッ
プで行なえる。その結果、バレルシフタを備えるマイク
ロプロセッサの負担が軽減され、かつビット操作処理を
高速化できる。

【図面の簡単な説明】

【図１】本発明のバレルシフタの一実施例の構成を示す
ブロック図である。

【図２】本発明のバレルシフタの一部の構成を示す回路
図である。

【図３】ビット操作用論理信号Ｏ₂₀を発生するための回
路の構成を示す論理ゲート図である。

【図４】図３に示すビット操作用論理信号発生回路の動
作を説明するための図である。

【図５】本発明のバレルシフタを備えるマイクロプロセ
ッサのパイプライン処理構造を示す図である。

【図６】本発明のバレルシフタを備えるマイクロプロセ
ッサで実行される命令のデータフォーマットの一例を示
す図である。

【図７】ビット操作命令のビット位置指定方法を説明す
るための図である。

【図８】ＢＳＥＴ命令の一般型命令フォーマットを示す
図である。

【図９】ＢＣＬＲ命令の一般型命令フォーマットを示す
図である。

【図１０】ＢＮＯＴ命令の一般型命令フォーマットを示
す図である。

【図１１】データのサイズがハーフワードの場合の右シ
フトの様子を示す図である。

【図１２】データのサイズがハーフワードの場合の左シ
フトの様子を示す図である。

【図１３】データのサイズがハーフワードの場合のビッ
ト操作を行なうときの様子を示す図である。

【図１４】データのサイズがバイトの場合の右シフトの
様子を示す図である。

【図１５】データのサイズがバイトの場合の左シフトの
様子を示す図である。

【図１６】データのサイズがバイトの場合のビット操作
を行なうときの様子を示す図である。

【図１７】ビット操作を行なうための従来の装置の構成
を示すブロック図である。

【図１８】従来のバレルシフタの構成を示すブロック図
である。

【図１９】従来の装置においてビット操作のためのマス
クデータを作成するときの様子を示す図である。

【図２０】従来の装置においてビット操作の対象となる
ビットのデータをフラグデータとして保存するために行
なわれるシフト動作を示す図である。

【図２１】従来の装置においてデータのシフト動作を行
なう様子を示す図である。

【符号の説明】

１Ｓ１バス２Ｓ２バス３Ｄバス４ＡＬＵ５バレルシフタ５１Ａレジスタ５２Ｂレジスタ５３シフトアレイ５４Ｏレジスタ５５ビット操作用回路６レジスタ１０ＰＳＷレジスタ

【手続補正書】

【提出日】平成４年５月１８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】図１７は、ビット操作命令を実行する装置
の従来例を示すブロック図である。この装置は、データ
バスとしてのＳ1 バス１，Ｓ２バス２，Ｄバス３と、Ａ
ＬＵ４と、バレルシフタ５と、レジスタ６と、ＰＳＷレ
ジスタ１０と、ＰＳＷレジスタ１０へのフラグの信号線
１１，１２とを含む。ＡＬＵ４，バレルシフタ５，レジ
スタ６は、それぞれＳ１バス，Ｓ２バス，Ｄバス３に接
続されて、相互にデータ伝送が可能である。また、ＰＳ
Ｗレジスタ１０は、Ｓ２バス２に接続されている。ＰＳ
Ｗレジスタ１０へのフラグは、信号線１１，１２を介し
て転送される。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００６

【補正方法】変更

【補正内容】

【０００６】（１）データは、ＬＳＢ側が高いアドレ
スとなっているビッグエンディアンである。図１９に示
すように、バレルシフタ５にＭＳＢのみ“１”を有する
データを入力し、当該データを指定ビット数だけ右シフ
トする。これによって、指定ビット位置のみが“１”で
その他のビットは“０”のデータ（マスクデータ）が作
成される。そして、そのマスクデータをＤバス３を介し
て一旦レジスタ６へ格納する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】

【発明が解決しようとする課題】前述したように、従来
の装置においては、ＡＬＵ４がビット操作を行なう構成
となっているため、ビット操作命令を実行するために複
数回のステップが必要であった。そのため、ビット操作
命令を実行するうえで、その処理時間が長くなるという
問題点があった。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】ｓｘ（またはｓｙ）＝００：８ビットオペランドｓｘ（またはｓｙ）＝０１：１６ビットオペランドｓｘ（またはｓｙ）＝１０：３２ビットオペランド本発明のバレルシフタを備えるマイクロプロセッサで
は、図１７と同様に、ＰＳＷレジスタ１０を備えてい
る。このＰＳＷレジスタ１０内に、マイクロプロセッサ
のもとの状態を示すフラグデータを格納するフラグフィ
ールドが設けられている。本発明のバレルシフタを備え
るマイクロプロセッサで実行されるビット操作命令は、
このフラグの１つに指定されたビットの値をフラグデー
タとして保存するとともに、その後その指定されたビッ
トをセットまたはクリアまたは反転する命令である。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００５１

【補正方法】変更

【補正内容】

【００５１】

【発明の効果】以上のように、この発明によれば、従来
のバレルシフタに対して少ない回路増加でビット操作を
行なえるバレルシフタを得ることができ、従来は最低で
も２ステップが必要であったビット操作命令が１ステッ
プで行なえる。その結果、ビット操作処理を高速化でき
る。

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

Claims

【特許請求の範囲】

【請求項１】複数ビットのデータを任意のビット数だ
けシフト可能なバレルシフタにおいて、複数ビットのデータを入力するための入力手段、前記入力データのビット操作の対象となるビット位置を
指定するデータを入力するためのビット位置指定データ
入力手段、ビット操作命令の種類と、前記入力データのビット操作
の対象となるビットデータの論理とに基づいて、ビット
操作用論理信号を発生する論理信号発生手段、および前
記ビット位置指定データに応答して、前記入力データの
ビット操作の対象となるビットデータを前記ビット操作
用論理信号に置き換える手段を備えることを特徴とす
る、バレルシフタ。