JPS59201144A - １０進数演算回路 - Google Patents
１０進数演算回路Info
- Publication number
- JPS59201144A JPS59201144A JP58076436A JP7643683A JPS59201144A JP S59201144 A JPS59201144 A JP S59201144A JP 58076436 A JP58076436 A JP 58076436A JP 7643683 A JP7643683 A JP 7643683A JP S59201144 A JPS59201144 A JP S59201144A
- Authority
- JP
- Japan
- Prior art keywords
- operand
- decimal
- result
- calculation
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はディジタル式電子計算機に用いられる１０進数
演算回路に関する。
演算回路に関する。
ディジタル式電子計算機において、比較的小規模のハー
ドウェアで高性能な１０進数演算回路として、第１図に
示される構成のものがある。
ドウェアで高性能な１０進数演算回路として、第１図に
示される構成のものがある。
図中、１は主メモリ、２は主演算部、３，４は第１、第
２のオペランドを貯える第１、第２の演算バッファ（Ａ
−ＲＥＱ 、Ｂ−ＲＥＧ）、５は１０進の加減算を行な
う１桁の加減算器、６は演算結果を貯える第３の演算バ
ッファ（Ｃ−ＲＥＧ）である。この第１図の構成におい
ては、演算対象となる２つのオペランド（第１、第２オ
ペランド）が主メモリ１より、第１、第２の演算バッフ
ァ３，４にロードされる。この演算バッファ３，４は１
桁単位でデータを読み書きできるもので、第１、第２の
オペランドがロードされた後は、例えば加算命令であれ
ば桁数分だけ１桁ずつ順次読出され、加減算器５で加算
処理されて第３の演算バッファ６に格納される。
２のオペランドを貯える第１、第２の演算バッファ（Ａ
−ＲＥＱ 、Ｂ−ＲＥＧ）、５は１０進の加減算を行な
う１桁の加減算器、６は演算結果を貯える第３の演算バ
ッファ（Ｃ−ＲＥＧ）である。この第１図の構成におい
ては、演算対象となる２つのオペランド（第１、第２オ
ペランド）が主メモリ１より、第１、第２の演算バッフ
ァ３，４にロードされる。この演算バッファ３，４は１
桁単位でデータを読み書きできるもので、第１、第２の
オペランドがロードされた後は、例えば加算命令であれ
ば桁数分だけ１桁ずつ順次読出され、加減算器５で加算
処理されて第３の演算バッファ６に格納される。
第３の演算バッファ６への格納が終了すると、その内容
即ち演算結果が主メモリ１に書込まれる。ここで、従来
では、減算命令実行時において、演算処理された結果が
正である際は第３の演算バッファ６に貯えられた内容が
そのまま演算結果として主メモリ１に書込まれるが、演
算結果が負である際は第３のバッファ６の内容の補数を
とって正常な値にした後、主メモリ１に箸込まなければ
ならない。この補数処理を通常リコンブリメントと呼ん
でいる。従って従来では、桁数の太きなりコンブリメン
トが生ずると、その分、演算処理時間が長くなり、処理
性能の低下を招くという問題があった。
即ち演算結果が主メモリ１に書込まれる。ここで、従来
では、減算命令実行時において、演算処理された結果が
正である際は第３の演算バッファ６に貯えられた内容が
そのまま演算結果として主メモリ１に書込まれるが、演
算結果が負である際は第３のバッファ６の内容の補数を
とって正常な値にした後、主メモリ１に箸込まなければ
ならない。この補数処理を通常リコンブリメントと呼ん
でいる。従って従来では、桁数の太きなりコンブリメン
トが生ずると、その分、演算処理時間が長くなり、処理
性能の低下を招くという問題があった。
本発明は上記実情に錯与なされたもので、リコンゾリメ
ント時においても処理性能の低下を招くことなく、１０
進演算処理を高速にて実行することのできる１０進数演
算回路を提供することを目的とする。
ント時においても処理性能の低下を招くことなく、１０
進演算処理を高速にて実行することのできる１０進数演
算回路を提供することを目的とする。
本発明は１０進数演算回路において、〔第１オペランド
−第２オペランド〕の主演算時に、この演算と並行して
〔第２オペランド−第１オペランド〕の演算を行なう演
算手段を設け、上記主演算の結果が負となった際に、主
演算の結果値に代えて、上記付加された演算手段による
演算結果値を選択し出力するようにしだもので、これに
より補数処理を不要とし、リコングリメント時における
演算処理速度の遅れをなくし処理性能を向上できる。
−第２オペランド〕の主演算時に、この演算と並行して
〔第２オペランド−第１オペランド〕の演算を行なう演
算手段を設け、上記主演算の結果が負となった際に、主
演算の結果値に代えて、上記付加された演算手段による
演算結果値を選択し出力するようにしだもので、これに
より補数処理を不要とし、リコングリメント時における
演算処理速度の遅れをなくし処理性能を向上できる。
以下第２図を参照して本発明の一実施例を説明する。第
２図において、１ノは主メモリ、１２は主演算部、１３
は第１オｄランドを貯える第１の演算バッファ（以下Ａ
、 −ＲＥ Ｇと称す）、１４は第２オペランドを貯え
る第２の演算バッファ（以下Ｂ−ＲＥＧと称す）、１５
は第１オ被ランドを被演算値とし、第２オ啄ランドを演
算値として加算又は減算を行なう１桁の１０進加減算器
（以下第１の演算器と称す）である。１６は第２オペラ
ンドを被演算値とし、第１オペランドを演算値として減
算を行なう１桁の１０進減算器（以下第２の演算器と称
す）である。１７は上記第１の演算器１５の演算結果を
貯える第３の演算バッファ（以下Ｃ−ＩＧと称す）、１
８は上記第２の演算器１６の演算結果値を貯える第４の
演算バッファ（以下Ｄ −ＲＢＧと称す）である。１９
は第１の演算器１５の演算結果の正、負に従い、Ｃ−Ｒ
Ｅ ＧＩ７゜Ｄ −ＲＥ Ｇ １ ’８のうち何れか一
方の内容を選択し出力するセレクタであｐ、演算の結果
が、正であればＣ−ＲＥＧ１７の内容を選択し、負であ
ればＤ−ＲＥＧｌＢの内容を選択する。
２図において、１ノは主メモリ、１２は主演算部、１３
は第１オｄランドを貯える第１の演算バッファ（以下Ａ
、 −ＲＥ Ｇと称す）、１４は第２オペランドを貯え
る第２の演算バッファ（以下Ｂ−ＲＥＧと称す）、１５
は第１オ被ランドを被演算値とし、第２オ啄ランドを演
算値として加算又は減算を行なう１桁の１０進加減算器
（以下第１の演算器と称す）である。１６は第２オペラ
ンドを被演算値とし、第１オペランドを演算値として減
算を行なう１桁の１０進減算器（以下第２の演算器と称
す）である。１７は上記第１の演算器１５の演算結果を
貯える第３の演算バッファ（以下Ｃ−ＩＧと称す）、１
８は上記第２の演算器１６の演算結果値を貯える第４の
演算バッファ（以下Ｄ −ＲＢＧと称す）である。１９
は第１の演算器１５の演算結果の正、負に従い、Ｃ−Ｒ
Ｅ ＧＩ７゜Ｄ −ＲＥ Ｇ １ ’８のうち何れか一
方の内容を選択し出力するセレクタであｐ、演算の結果
が、正であればＣ−ＲＥＧ１７の内容を選択し、負であ
ればＤ−ＲＥＧｌＢの内容を選択する。
ここで第２図を参照して一実施例の動作を説明する０演
算の実行に際し、演算対象となる２つのオペランド（第
１、第２オペランド）がＡ−ＲＢＧ１３、及びＢ−ＲＢ
Ｇ１４に貯えられる。ここで、減算命令時、第１、第２
の演算器１５．１６は、共に減算を行なうが、この際、
第１の演算器１５は、 （ｍｌオペランド−第２オペランド〕 の演算を行なうのに対し、第２の演算器１６は、〔第２
オペランド−第１オペランド〕 の演算を行なう。第１の演算器１５の演算結果値はＣ−
ＲＥＯ１７に格納され、第２の演゛算器１７Ｂの演算結
果値はＤ−ＲＥＧｌＢに格納される。このＣ−ＲＢＧ１
７、Ｄ−ＲＢＯｌＢの内容は共にセレクタ１９に入力さ
れ何れか一方のレジスタ内容が選択される。すなわち、
第１の演算器１５の演算結果が正であればＣ−ＲＥＧ１
７の内容が選択され、負であればＤ−ＲＢＯｌＢの内容
が選択される。このセレクタ１９に選択されたデータを
主メモリ１１へ書込むことによυ、１演算命令に対する
動作が完了する。
算の実行に際し、演算対象となる２つのオペランド（第
１、第２オペランド）がＡ−ＲＢＧ１３、及びＢ−ＲＢ
Ｇ１４に貯えられる。ここで、減算命令時、第１、第２
の演算器１５．１６は、共に減算を行なうが、この際、
第１の演算器１５は、 （ｍｌオペランド−第２オペランド〕 の演算を行なうのに対し、第２の演算器１６は、〔第２
オペランド−第１オペランド〕 の演算を行なう。第１の演算器１５の演算結果値はＣ−
ＲＥＯ１７に格納され、第２の演゛算器１７Ｂの演算結
果値はＤ−ＲＥＧｌＢに格納される。このＣ−ＲＢＧ１
７、Ｄ−ＲＢＯｌＢの内容は共にセレクタ１９に入力さ
れ何れか一方のレジスタ内容が選択される。すなわち、
第１の演算器１５の演算結果が正であればＣ−ＲＥＧ１
７の内容が選択され、負であればＤ−ＲＢＯｌＢの内容
が選択される。このセレクタ１９に選択されたデータを
主メモリ１１へ書込むことによυ、１演算命令に対する
動作が完了する。
又、加算時においても符号の関係で結果的に減算モード
となる場合は上記同様の動作が行なわれる。このような
動作により、１０進加減算命令の何れのケースにおいて
も、同一の高速演算処理が可能となる。
となる場合は上記同様の動作が行なわれる。このような
動作により、１０進加減算命令の何れのケースにおいて
も、同一の高速演算処理が可能となる。
以上詳記したように本発明によれば、リコンゾリメント
時においても処理性能の低下を招くことなく、１０進演
算処理を高速にて実行することのできる１０進数演算回
路が提供できる。
時においても処理性能の低下を招くことなく、１０進演
算処理を高速にて実行することのできる１０進数演算回
路が提供できる。
第１図は従来の１０進数演算回路を示すブロック図、第
２図（／ｉ本発明の一実施例を示すブロック図である。 １１・・・主メモリ、１２・・・主演算部、１３゜１４
．１７’、１Ｂ・・・演算バッファ（１３・・・人−Ｒ
ｇＧ、１４・・・Ｂ−ＲＥＧ、７７・・・Ｃ−ＲＥＧ。 １８・・・Ｄ −ＲＥ Ｇ ）、１５・・・１０進加減
算器（第１の演算器）、１６・・・１０進減算器（第２
の演算器）、１９・・・セレクタ。
２図（／ｉ本発明の一実施例を示すブロック図である。 １１・・・主メモリ、１２・・・主演算部、１３゜１４
．１７’、１Ｂ・・・演算バッファ（１３・・・人−Ｒ
ｇＧ、１４・・・Ｂ−ＲＥＧ、７７・・・Ｃ−ＲＥＧ。 １８・・・Ｄ −ＲＥ Ｇ ）、１５・・・１０進加減
算器（第１の演算器）、１６・・・１０進減算器（第２
の演算器）、１９・・・セレクタ。
Claims (1)
- 第１オペランドを貯える第１の演算バッファ及び第２の
オペランドを貯える第２の演算バッファと、前記第１の
演算パツンアに貯えられた第１のオペランドを被演算値
とし、前記第２の演算バッファに貯えられた第２のオペ
ランドを演算値とする１０進加減算器と、前記第２の演
算バッファに貯えられた第２のオペランドを被演算値と
し、前記第１の演算バッファに貯えられた第１オペラン
ドを演算値とする１０進減算器と、前記１０進加減算器
の演算結果を貯える第３の演算バッファと、前記１０進
減算器の演算結果を貯える第４の演算バッファと、前記
１０進加減算器の演算結果が正である際に前記第３の演
算バッファに貯えられた演算結果を選択し、前記１０進
加減算器の演算結果が負である際に前記第４の演算バッ
ファに貯えられた演算結果を選択するセレクタとを具備
してなることを特徴とする１０進数演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076436A JPS59201144A (ja) | 1983-04-30 | 1983-04-30 | １０進数演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58076436A JPS59201144A (ja) | 1983-04-30 | 1983-04-30 | １０進数演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201144A true JPS59201144A (ja) | 1984-11-14 |
Family
ID=13605095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58076436A Pending JPS59201144A (ja) | 1983-04-30 | 1983-04-30 | １０進数演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201144A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0208939A2 (en) * | 1985-06-19 | 1987-01-21 | Nec Corporation | Arithmetic circuit for calculating absolute difference values |
| JPS62500474A (ja) * | 1985-01-31 | 1987-02-26 | バロ−ス・コ−ポレ−シヨン | 高速ｂｃｄ／バイナリ加算器 |
| JPH0334016A (ja) * | 1989-06-30 | 1991-02-14 | Mitsubishi Electric Corp | 高速加減算演算装置 |
-
1983
- 1983-04-30 JP JP58076436A patent/JPS59201144A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62500474A (ja) * | 1985-01-31 | 1987-02-26 | バロ−ス・コ−ポレ−シヨン | 高速ｂｃｄ／バイナリ加算器 |
| JPH0577095B2 (ja) * | 1985-01-31 | 1993-10-26 | Unisys Corp | |
| EP0208939A2 (en) * | 1985-06-19 | 1987-01-21 | Nec Corporation | Arithmetic circuit for calculating absolute difference values |
| JPH0334016A (ja) * | 1989-06-30 | 1991-02-14 | Mitsubishi Electric Corp | 高速加減算演算装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6148037A (ja) | 浮動小数点演算装置 | |
| JP2959104B2 (ja) | 信号処理プロセッサ | |
| JPH03286332A (ja) | デジタルデータ処理装置 | |
| JPS61253541A (ja) | 命令処理装置 | |
| JPS59111569A (ja) | ベクトル処理装置 | |
| JPS6227412B2 (ja) | ||
| US6263424B1 (en) | Execution of data dependent arithmetic instructions in multi-pipeline processors | |
| US20040255100A1 (en) | Result partitioning within SIMD data processing systems | |
| JPS59201144A (ja) | １０進数演算回路 | |
| JP2806346B2 (ja) | 演算処理装置 | |
| JP3441847B2 (ja) | データメモリを有するプロセッサ | |
| JP3771682B2 (ja) | ベクトル処理装置 | |
| JP3124361B2 (ja) | メモリデータロード装置 | |
| JPH0228828A (ja) | 最大値最小値検出回路 | |
| KR100246465B1 (ko) | 마이크로프로세서 스택 명령어의 수행사이클을 줄이기 위한 장치 및 그 방법 | |
| JPH05173778A (ja) | データ処理装置 | |
| JPH037971B2 (ja) | ||
| JPH02190968A (ja) | ベクトル処理装置 | |
| JPH03282928A (ja) | アドレス制御型情報処理装置 | |
| JPH05204638A (ja) | パイプライン処理装置 | |
| JPH07109588B2 (ja) | マイクロプロセッサ装置 | |
| JPH03263264A (ja) | 情報処理装置 | |
| JPH0736857A (ja) | 信号処理プロセッサ | |
| JPS58154045A (ja) | 情報処理装置 | |
| JPH02288975A (ja) | ベクトル演算装置 |