JPS58154045A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS58154045A JPS58154045A JP3782082A JP3782082A JPS58154045A JP S58154045 A JPS58154045 A JP S58154045A JP 3782082 A JP3782082 A JP 3782082A JP 3782082 A JP3782082 A JP 3782082A JP S58154045 A JPS58154045 A JP S58154045A
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- JP
- Japan
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- instruction
- register
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- arithmetic
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Links
- 230000010365 information processing Effects 0.000 claims description 11
- 238000001514 detection method Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 6
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3826—Bypassing or forwarding of data results, e.g. locally between pipeline stages or within a pipeline stage
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野の説明〕
本発明#J、情報処理装置における演算レジスタ周辺回
路に関する。特に演算制御をパイプライン制御で行う情
報処理装置に関するものである。
路に関する。特に演算制御をパイプライン制御で行う情
報処理装置に関するものである。
従来、高速処理を行うための制−として処理手順を複数
に分割し、これを処理順序に従って処理するとともに、
空きになつ九処理回路で他のデータの地理を行うパイプ
ライン制御が行われている。
に分割し、これを処理順序に従って処理するとともに、
空きになつ九処理回路で他のデータの地理を行うパイプ
ライン制御が行われている。
第1図に一般的な情報処理装置の要部ブロック図を示す
。第1図は命令処理装置1と、バッファ記憶装置2とか
ら構成されている。命令処理装置lは命令解読s3、ア
ドレス変換s4、命令実行部5および演算レジスタ部6
とで構成されている。
。第1図は命令処理装置1と、バッファ記憶装置2とか
ら構成されている。命令処理装置lは命令解読s3、ア
ドレス変換s4、命令実行部5および演算レジスタ部6
とで構成されている。
また、破鐘の矢印は一般的な命令の処理の流れを表わし
ている。すなわち、命令アドレスを論理アドレスから実
アドレスに変換するフェーズ(以後A□フェーズという
。)、命令を記憶装置から読出すフェーズ(以後!フェ
ーズという。)、胱出してきた命令を解読するフェーズ
(以後Dフェーズという。)、解読された命令が必要と
するオペランドの実アドレスを得るフェーズ(以後ム1
フェーズという。)、オペランドを記憶装置から読出す
フェーズ(以vkPRフェーズという。)、命令を実行
する7エーズ(以俵篤7エーズという。)、奥行結果を
演算レジスタあるいはバッファ記憶装置へ書込む7エー
ズ(以稜演算レジスタへの書込みFiR,7エーズ、バ
ッファ記憶装置への書込みハPWフェーズ、両者を合わ
せてW7エーズという。)Kより処理が完了する。なお
、実行待のための7エーズ(以後Xフェーズという。)
も存在する。
ている。すなわち、命令アドレスを論理アドレスから実
アドレスに変換するフェーズ(以後A□フェーズという
。)、命令を記憶装置から読出すフェーズ(以後!フェ
ーズという。)、胱出してきた命令を解読するフェーズ
(以後Dフェーズという。)、解読された命令が必要と
するオペランドの実アドレスを得るフェーズ(以後ム1
フェーズという。)、オペランドを記憶装置から読出す
フェーズ(以vkPRフェーズという。)、命令を実行
する7エーズ(以俵篤7エーズという。)、奥行結果を
演算レジスタあるいはバッファ記憶装置へ書込む7エー
ズ(以稜演算レジスタへの書込みFiR,7エーズ、バ
ッファ記憶装置への書込みハPWフェーズ、両者を合わ
せてW7エーズという。)Kより処理が完了する。なお
、実行待のための7エーズ(以後Xフェーズという。)
も存在する。
@2図は従来の演算レジスタ部6の要部ブロック構成図
である。この演算レジスタ部6は複数の演算レジスタよ
り成る演算レジスタファイル8、この演算レジスタファ
イル8への書込アドレスを:1 保持する書込アドレスレジスタ9、同じく続出アドレス
を保持する読出アドレスレジスタlO1演算レジスタフ
ァイル8の続出データを保持するための演算レジスタ出
力保持レジスタ11から構成されている。
である。この演算レジスタ部6は複数の演算レジスタよ
り成る演算レジスタファイル8、この演算レジスタファ
イル8への書込アドレスを:1 保持する書込アドレスレジスタ9、同じく続出アドレス
を保持する読出アドレスレジスタlO1演算レジスタフ
ァイル8の続出データを保持するための演算レジスタ出
力保持レジスタ11から構成されている。
第5図は第1図に示した情報処理装置においてパイプラ
イン制御によシ命令処理を行う場合のタイムチャートで
ある。これは、咎7エーズは1マシンサイクルで実行さ
れ、かつ演算レジスタw16にデータを書込む命令の次
にこの演算レジスタ部6からデータを読出す命令が続か
ない場合を示している。命令は2マシンサイクル周期で
奥行され、第1図に示す情報処理装置の各機能がオーバ
ーラックすることはない。
イン制御によシ命令処理を行う場合のタイムチャートで
ある。これは、咎7エーズは1マシンサイクルで実行さ
れ、かつ演算レジスタw16にデータを書込む命令の次
にこの演算レジスタ部6からデータを読出す命令が続か
ない場合を示している。命令は2マシンサイクル周期で
奥行され、第1図に示す情報処理装置の各機能がオーバ
ーラックすることはない。
@4図に、演算レジスタ部6にデータを書込む命令の次
にこの演算レジスタ部6からデータを読出す命令が続く
場合のタイムチャートを示す。第4図で命令1が演算レ
ジスタ部6へ演算結果を書込む命令で、命令2が命令1
と岡じ演算レジスタ部6の内容を記憶回路へ書込む命令
を示す。
にこの演算レジスタ部6からデータを読出す命令が続く
場合のタイムチャートを示す。第4図で命令1が演算レ
ジスタ部6へ演算結果を書込む命令で、命令2が命令1
と岡じ演算レジスタ部6の内容を記憶回路へ書込む命令
を示す。
第5図は、第4図に示した命令シーケンス奥行時のタイ
ムチャートである。すなわち、命令10R,フェーズは
、ます書込アドレスレジスタ9に書込アドレスが格納さ
れ(第5図(1)) ) 、演算レジスタファイル8に
データが書込まれて処理が終了する(115図(C))
。しかし、演算レジスタファイル9の内容が命令1から
のデータに置換ゎるのはマシンサイクル8(第5図(4
))で69、安定した出7Jf−fiが実際に得られる
のはマシンサイクル?(all!5!gl(・))であ
る。
ムチャートである。すなわち、命令10R,フェーズは
、ます書込アドレスレジスタ9に書込アドレスが格納さ
れ(第5図(1)) ) 、演算レジスタファイル8に
データが書込まれて処理が終了する(115図(C))
。しかし、演算レジスタファイル9の内容が命令1から
のデータに置換ゎるのはマシンサイクル8(第5図(4
))で69、安定した出7Jf−fiが実際に得られる
のはマシンサイクル?(all!5!gl(・))であ
る。
一方、命令2゛はマシンサイクル7で続出アドレスレジ
スタXOKM!出アドレスを格納するが、命令2はP、
フェーズを1マシンサイクル遅らせて奥行しなければ、
正し・いデータをバッファ紀憧鉄鐙2に書込むことがで
きない。
スタXOKM!出アドレスを格納するが、命令2はP、
フェーズを1マシンサイクル遅らせて奥行しなければ、
正し・いデータをバッファ紀憧鉄鐙2に書込むことがで
きない。
したがって、命令2は114図に示すようにマシンすイ
クル8KTh%/−hて実行待フェーズ(Xフェーズ)
を必要とする。さらに、パイプライン制御は第1図に示
す情報処理装置の各機能が“異なる命令のフェーズをオ
ーバーラツプして実行ができない。
クル8KTh%/−hて実行待フェーズ(Xフェーズ)
を必要とする。さらに、パイプライン制御は第1図に示
す情報処理装置の各機能が“異なる命令のフェーズをオ
ーバーラツプして実行ができない。
この九め、命令4のF7エーズは命令2のPWフz −
ス# Aッ7ア記憶装置2内で終了するまで、命令3の
ムアフェーズは命令4がアドレス変換部4でAI7エー
ズを終了し?フェーズの実行を始めるまで待たなければ
ならず、命令5と命令4は2つのXフェーズが必要とな
る。このため、命令シーケンスの実行速度が落ちるとと
4に、パイプライン制御の流れに乱れが生じる勢の欠点
を有する。
ス# Aッ7ア記憶装置2内で終了するまで、命令3の
ムアフェーズは命令4がアドレス変換部4でAI7エー
ズを終了し?フェーズの実行を始めるまで待たなければ
ならず、命令5と命令4は2つのXフェーズが必要とな
る。このため、命令シーケンスの実行速度が落ちるとと
4に、パイプライン制御の流れに乱れが生じる勢の欠点
を有する。
本発明はこの点を改良するもので、同一〇X−算レジス
タにデータの書込命令を与え死後に、直ちにそのデータ
の読出命令が与えられるようなシーケンスでも、命令シ
ーケンスの実行速度を落すことがなく、パイプライン制
御の流れが乱れることがなく、情報処理装置の処理能力
の向上を図ることができる情報処理装置を提供すること
を目的とする。
タにデータの書込命令を与え死後に、直ちにそのデータ
の読出命令が与えられるようなシーケンスでも、命令シ
ーケンスの実行速度を落すことがなく、パイプライン制
御の流れが乱れることがなく、情報処理装置の処理能力
の向上を図ることができる情報処理装置を提供すること
を目的とする。
本発明は、同一の演算レジスタに゛データを書込んた後
に、再びそのデータを読出す命令シーケンスが発生した
とき、書込命令での演算レジスタへの書込データを書込
が終了し丸後も保持しつづけ、そのデータが後の読出命
令の実行時に演算レジスタからのデータの代りに供給す
ることができるバッファレジスタと、演算レジスタが複
数個るる場合に書込と読出の命令でそれぞれ書込および
読出を指定された演算レジスタがPl−の演算レジスタ
であることを検出する一致検出回路とを備えたことを特
徴とする。
に、再びそのデータを読出す命令シーケンスが発生した
とき、書込命令での演算レジスタへの書込データを書込
が終了し丸後も保持しつづけ、そのデータが後の読出命
令の実行時に演算レジスタからのデータの代りに供給す
ることができるバッファレジスタと、演算レジスタが複
数個るる場合に書込と読出の命令でそれぞれ書込および
読出を指定された演算レジスタがPl−の演算レジスタ
であることを検出する一致検出回路とを備えたことを特
徴とする。
本発明の一実施例を図面に基づいて説明する。
@ 411Fi、本発明一実施例の要部ブロック構成図
である。第2WAで示し友従来例と比較すると、演算レ
ジスタファイル8への書込データを保持するバッファレ
ジスター3と、書込アドレスレジスタ9および読出アド
レスレジスター0の内容を比較する一致検出回路14と
、バッファレジスター3また社上記演算レジスタ出力保
持レジスター1の出力を選択するセレクタ回路15とを
設は友とと・:1 ろに特徴がある。また、一致検出回路14の一致出力は
バッファレジスター3のラッチ入力端子に導かれている
。
である。第2WAで示し友従来例と比較すると、演算レ
ジスタファイル8への書込データを保持するバッファレ
ジスター3と、書込アドレスレジスタ9および読出アド
レスレジスター0の内容を比較する一致検出回路14と
、バッファレジスター3また社上記演算レジスタ出力保
持レジスター1の出力を選択するセレクタ回路15とを
設は友とと・:1 ろに特徴がある。また、一致検出回路14の一致出力は
バッファレジスター3のラッチ入力端子に導かれている
。
他の点は第2図で示した従来例と同様であり、同一符号
は同一のものをそれぞれ示す。
は同一のものをそれぞれ示す。
第7図は、上記実施例の演算レジスタ部6を用いて、第
4図と同じ命令シーケンスを実行し九場合のパイプライ
ン制御の流れを示すタイムチャートである。
4図と同じ命令シーケンスを実行し九場合のパイプライ
ン制御の流れを示すタイムチャートである。
第4図と比較すると、命令2のP1フェーズが命令1の
R1フェーズの次のマシンサイクル8で実行できるため
に、この命令シーケンスては全体として1マシンサイク
ル実行時間が短縮されてhる。
R1フェーズの次のマシンサイクル8で実行できるため
に、この命令シーケンスては全体として1マシンサイク
ル実行時間が短縮されてhる。
第8図は、第7図に示した命令シーケンス奥行時のタイ
ムチャートである。すなわち、演算レジスタファイル8
中のあるアドレスにデータを書込む命令1と同じアドレ
スの内容を絖出す命令2とが続いて実行されるときの動
作を示したタイムチャートである。
ムチャートである。すなわち、演算レジスタファイル8
中のあるアドレスにデータを書込む命令1と同じアドレ
スの内容を絖出す命令2とが続いて実行されるときの動
作を示したタイムチャートである。
このような回路構成で、命令1が演算レジスタファイル
8にデ゛−夕を書込むためにマシンサイクル7において
、書込アドレスと書込データがセットされる(第8図(
b′))。また、読出アドレスレジスタ10 Kも命令
2の読出アドレスが同時にセットされる(第8図(&’
) )。このとき、一致検出回路14が2つのアドレス
レジスタ(9,10)の内容が一致し九ことを検出し、
仁れをバッファレジスタ13のラッチ入力に与える(第
8図(C’) )。
8にデ゛−夕を書込むためにマシンサイクル7において
、書込アドレスと書込データがセットされる(第8図(
b′))。また、読出アドレスレジスタ10 Kも命令
2の読出アドレスが同時にセットされる(第8図(&’
) )。このとき、一致検出回路14が2つのアドレス
レジスタ(9,10)の内容が一致し九ことを検出し、
仁れをバッファレジスタ13のラッチ入力に与える(第
8図(C’) )。
これによ)、バッファレジスタ13はマシンサイクル畠
でも引勤続いて同じデータを保持しつづける(1111
図((1’) ’)。
でも引勤続いて同じデータを保持しつづける(1111
図((1’) ’)。
一方、演算レジスタファイル8の内容が命令1からのデ
ータに置換わるのはマシンブイクル8であり(第6図(
・′))、安定した出力データが実際に得られるのはマ
シンサイクル9になってからである(嬉6図(f’)
)。したがって、命令2が演算レジスタファイル8から
データを得ようとすると、マシンサイクル・はXフェー
ズとなる。しかしこのときに、本発明の特徴ある動作が
行われ、セレクタ回路15がバッファレジスタ13儒に
切換えられる。これによ)、必要とするデータがマシン
サイクル8でも得られる友め(第8図(g’) )、X
フェーズが必要なくなり命令2は実行時間が短縮される
。
ータに置換わるのはマシンブイクル8であり(第6図(
・′))、安定した出力データが実際に得られるのはマ
シンサイクル9になってからである(嬉6図(f’)
)。したがって、命令2が演算レジスタファイル8から
データを得ようとすると、マシンサイクル・はXフェー
ズとなる。しかしこのときに、本発明の特徴ある動作が
行われ、セレクタ回路15がバッファレジスタ13儒に
切換えられる。これによ)、必要とするデータがマシン
サイクル8でも得られる友め(第8図(g’) )、X
フェーズが必要なくなり命令2は実行時間が短縮される
。
以上説明したように、本発明によれば、同一〇演算レジ
スタに対して書込みを゛行う命令と読出しを行う命令が
kk%Aで実行されるときに、データをバッファレジス
タに保持させヒの内容な読出すこととした。したがって
、この命令シーケンスの実行時間を短縮できる効果があ
る。
スタに対して書込みを゛行う命令と読出しを行う命令が
kk%Aで実行されるときに、データをバッファレジス
タに保持させヒの内容な読出すこととした。したがって
、この命令シーケンスの実行時間を短縮できる効果があ
る。
第1図状従来例の情報処理装置の要部ブロック構成図。
第2図は従来例の演算レジスタ部の要部ブロック構成図
。 第3図は一般命令のパイプライン制御による命令処理の
タイムチャート。 第4図は同一の演算レジスタに対する書込読出の命令が
前後する場合のバイグライン制御による命令処理のタイ
ムチャート。 第5図は第4図の動作を示すタイムチャート。 wX6F!Aは本発明一実施例の要部ブロック構成図。 萬7図は第4図に対する本発明のタイムチャート。 第6図は第7図の動作を示すタイムチャート。 1・−・命令鵡運装置、2・・・バッファ記憶製置、3
・・・命令解IIII、4・・・アドレス変換部、5・
・・命令実行部、6・−演算レジスタ部、8・・・演算
レジスタファイル、9・−書込アドレスレジスタ、10
・・・続出アドレスレジスタ、11・・・演算レジスタ
出力保持レジスタ、13・−バッファレジスタ、14・
・・一致検出回路、15−・セレクタ回路。 特許出願人日本電気株式会社 代理人 弁理士井 出 直 孝 □;。 7F31 図 旦 第2図 マ8/)サイフルーーー J’l’S3図 M4 回 九5図 武
。 第3図は一般命令のパイプライン制御による命令処理の
タイムチャート。 第4図は同一の演算レジスタに対する書込読出の命令が
前後する場合のバイグライン制御による命令処理のタイ
ムチャート。 第5図は第4図の動作を示すタイムチャート。 wX6F!Aは本発明一実施例の要部ブロック構成図。 萬7図は第4図に対する本発明のタイムチャート。 第6図は第7図の動作を示すタイムチャート。 1・−・命令鵡運装置、2・・・バッファ記憶製置、3
・・・命令解IIII、4・・・アドレス変換部、5・
・・命令実行部、6・−演算レジスタ部、8・・・演算
レジスタファイル、9・−書込アドレスレジスタ、10
・・・続出アドレスレジスタ、11・・・演算レジスタ
出力保持レジスタ、13・−バッファレジスタ、14・
・・一致検出回路、15−・セレクタ回路。 特許出願人日本電気株式会社 代理人 弁理士井 出 直 孝 □;。 7F31 図 旦 第2図 マ8/)サイフルーーー J’l’S3図 M4 回 九5図 武
Claims (1)
- (1) 各処理部が各命令の各フェーズを順次処理す
るように制御されるパイプライン制御方式による情報処
理装置において、演算レジスタに書込を行う第一〇命令
とこの纂−の命令に続きこの演算レジスタに書込まれ九
データを貌出す第二の命令とが実行されると龜に上記第
一の命令の上記演算レジスタへの書込データを書込の終
了俵まで保持しつづけることのできるバッファレジスタ
と、上記第一〇命令と上記菖二の命令の対象となる演算
レジスタが同一の演算レジスタであることを検出する一
致検出回路とを備え、この一致検出回路に一致が出力さ
れ九ときに、上記第二の命令を奥行する九めに上記バッ
ファレジスタの内容を読出すようKll制御されること
を特徴とする情報処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3782082A JPS58154045A (ja) | 1982-03-09 | 1982-03-09 | 情報処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3782082A JPS58154045A (ja) | 1982-03-09 | 1982-03-09 | 情報処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58154045A true JPS58154045A (ja) | 1983-09-13 |
Family
ID=12508153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3782082A Pending JPS58154045A (ja) | 1982-03-09 | 1982-03-09 | 情報処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58154045A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60129840A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | 情報処理装置 |
-
1982
- 1982-03-09 JP JP3782082A patent/JPS58154045A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60129840A (ja) * | 1983-12-19 | 1985-07-11 | Hitachi Ltd | 情報処理装置 |
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