JPS6148037A - 浮動小数点演算装置 - Google Patents

浮動小数点演算装置

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JPS6148037A
JPS6148037A JP60101691A JP10169185A JPS6148037A JP S6148037 A JPS6148037 A JP S6148037A JP 60101691 A JP60101691 A JP 60101691A JP 10169185 A JP10169185 A JP 10169185A JP S6148037 A JPS6148037 A JP S6148037A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は演算装置に係り、更に詳細に説明すれば浮動小
数点演算装置に係る。
〔開示の概要〕
本発明は、加算装置及び乗算装置を有する浮動小数点演
算装置において、２重の結果バス及び２重ノバイパス・
バスを設け、同じサイクル中ニ１つのバスに加算結果が
現われ且つ他のバスに乗算結果が現われるよ５にこれら
のバスを接続することによって、各サイクルごとに複数
の演算結果を生成しつるようにしたものである。
〔従来の技術〕
成る種の計算機プログラムは、多数の浮動小数点演算命
令（加算、減算、乗算、比較命令等）を有することが多
い。このようなプログラムについては、各サイクルごと
に実行可能な浮動小数点演算命令の数が多いほど、計算
機の演算速度が増大することは明らかである。浮動小数
点演算装置によって生ぜられた演算結果を後で使用した
り、又は最終的にメモリへ書込むためには、これをレジ
スタ・ファイル等に一旦格納しなげればならない。
従来の演算装置では、複数の演算を同時に実行すること
が可能であるが、その殆んどは各サイクルごとに高々１
つの演算結果を与えるにすぎない。
ＩＢＭシステム／３６０モデ）ｖ９１は、複数の浮動小
数点演算装置を備えた計算機の１例である。
この計算機では、成る演算装置から生ずる演算結果バス
（以下単に「結果バス」という）？：介してレジスタ・
ファイルまで転送し、このレジスタ・ファイル中の予定
のレジスタへ記入するようにしている。まだこの演算結
果を、各演’ｊＩ袈＠の待機ステージへ接続された、特
別のバイパス・バスに沿って転送し、そして待機リスト
中の任意の命令が新しい演算結果を待機している場合に
、当該演算結果を待機ステージ中の１つのバッファに記
入するようにしている。このように、ＩＢＭシステム／
３６０モデル９１では、待機用の命令（すなわち、必要
な演算結果が最初にレジスタ・ファイルヘゲートされ、
次いでそこから待機ステージヘゲートされるのを待機す
るための命令ンが使用されていないから、これにより性
能が相当に改善されている。この方式の詳細については
、ＩＢＭジャーナル・オプ・リサーチ・アンド・デベロ
ップメント（Ｉ　ＢＭ　　Ｊｏ、ｕｒａｌ　ｏｆ　Ｒｅ
５ｅａｒｃｈ　ａｎｄＤｅｖｅｌｏｐｍｅｎｔ　）、第
１１巻、第１号、１９６７年１月、第２５頁−第６３頁
を参照されたい。
〔発明が解決しようとする問題点〕
しかしながら、この計算機は１つの結果バス及び１つの
バイパス・バスを備えているにすぎないから、これは各
サイクルごとに高々１つの演算結果を与えるにすぎない
。このことは、米国特許第４０７５７０４号についても
同様である。この米国特許には、２つの浮動小数点演算
装置及び２つの結果バスを備えた高速演算に適した浮動
小数点データ・プロセッサが記述されているが、これら
の各バスは各演算装置の一方の側へ接続されているにす
ぎず、従って各サイクルごとに高々１つの演算結果が与
えられるにすぎないからである。
本発明はこのような問題点を解決するために創案された
もので、各サイクルごとに２以上の浮動小数点演算結果
を生成しうる演算装置を提供することを目的としている
。
〔問題点を解決するための手段〕
前記目的を達成するため、本発明の演算装置は、１つの
加算装置と、１つの乗算装置と、２重の結果バスと、２
重のバイパス・バスを備え、これらのバス？：１つのレ
ジスタ・ファイルへ接続するとともに、加算装置及び乗
算装置に関連する待機ステーションにもそれぞれ接続す
るようにしている。
レジスタ・ファイル中の各レジスタはこれらのバスに現
われる演算結果のソースを識別するフィールドを有して
いるから、各レジスタをその演算結果が現われるバスに
適正に接続することができる。
こうすることにより、各サイクルごとに２つ以上の演算
結果を生せしめることができる。
〔実施例〕
第１図には、本発明の浮動小数点演算装置がブロック形
式で示されている。この演算装置は、パイプライン形式
の加算装置２とパイプライン形式の乗算装置４を備え、
加算装置２の出方は加算結果ハス（ＡＰＲ）６’ｉ介し
てレジスタ　ファイル８へ接続され、一方乗算装置４の
出力は乗算結果バス（Ｍｐｎ）ｉｏｙ介してレジスタ・
ファイル８へ接続されている。また加算結果バス６は加
算バイパス・バス（ＡＢＢ　）１２にも接続され、後者
のバスは加算待機ステーション（Ａｗｓ）ｖ構成する左
側加算待機ステーション（ＬＡＷＳ　）１４及び右側加
算待機ステーション（ＲＡＷＳ）１６に接続され、さら
に乗算待機ステーション（ＭＷＳ）を構成する左側乗算
待機ステーション（ＬＭＷＳ　）１　Ｂ及び右側乗算待
機ステーション（ＲＭＷＳ　）２０に接続される。乗算
結果バス１０は乗算バイパス・バス（ＭＢＢ）１５にも
接続され、後者のバスは左側加算待機ステーション１４
及び右側加算待機ステーション１６に接続され、さらに
左側乗算待機ステーション１８及び右側乗算待機ステー
ション２０にも接続される。レジスタ・ファイル８は、
左側レジスタ入力バス（ＬＲＩ）２２？：介して左側加
算待機ステーション１４及び左側乗算待機ステーション
１Ｂにそれぞれ接続され、また右側しンスタ入カバス（
ＲＲＩ）２４を介して右側加算待機ステーション１６及
び右側乗算待機ステーション２０にそれぞれ接続されて
いる。命令レジスタ（ＩＲ）２６は命令オペランド・バ
ス（ＩＯＢ）２８を介してそれぞれの待機ステーション
１４〜２０へ接続され、またバス６０を介してレジスタ
・ファイル８にも接続きれている。メモリ３２はバス３
４を介して命令レジスタ２６０入力を与え、レジスタ・
ロード・バス（ＲＬＢ）３６９介してレジスタ・ファイ
ル８０入力を与えるとともに、Ｖジスタ記憶バス（Ｒ８
Ｂ）３８を介してレジスタ・ファイル８かもの入力を受
取る。命令レジスタ２６及びメモリ３２は中央処理装置
（図示せず）の内部に設けられており、本明細書で記述
する演算装置と協働するが、その一部ではない。命令レ
ジスタ２６はメモリ３２から命令を逐次に受取って、こ
れを実行する。命令が実行される場合、レジスタ・ファ
イル８とメモリ３２０間で浮動小数点オペランドが転送
され、これらのオペランドに関する成る動作が演算装置
の内部で開始される。
演算命令には種々の型（加算、減算、反転、比較、乗算
、除算等）があるが、一般にこれらの命令は、加算屋の
命令と乗算型の命令とに分けられる。もつとも、型の各
々ごとに１つの演算ノくイブラインを設けるようにすれ
ば、−暦学（の凰を許容することができる。ここで、演
算装置によって実行されるすべての命令が下記の形式を
有するものと仮定する。
ＦＬＯＰ　　ＳＲ１、ＳＲ２、ＴＲ 但し、ＦＬＯＰは遂行すべき特定の浮動小数点演算（加
算、減算等）を指定し、ＳＲＩ及びＳＲ２はオペランド
を保持する２つのソース・レジスタを指定し、ＴＲは目
標レジスタを指定する。ＳＲ１、ＳＲ２及びＴＲは、レ
ジスタ・ファイル８中のレジスタである。たとえば、下
記の命令ＦＡＤＤ　　Ｒ１、Ｒ７、Ｒ１２ は、レジスタ１中のオペランドをレジスタ７中のオペラ
ンドへ加算し、その加算結果をレジスタ１２へ記憶する
ような動作を指定する。通常の動作において、成る演算
命令が実行される場合、この命令によって指定された２
つのソース・レジスタの内容がレジスタ・ファイル８か
ら出力ゲートされ、次いで動作の型に応じて加算装置２
又は乗算装置４へ送られる。所定のサイクルの後、加算
装置２又は乗算装置４によって演算結果が生ぜられ、指
定された目標レジスタへ記憶される。加算装置２又は乗
算装置４においてすべての先行命令の実行が完了する前
に、当該装置へ新しい命令を記入することができるのは
もちろんである。また、加算装置２又は乗算装置４かも
得られる複数の演算結果は、その記入順序とは異なる順
序で現われることがある。さらに、加算装置２及び乗算
装置４のうち一方が他方よりも先に起動されたとしても
、他方の装置からの演算結果が先に現われることもある
。
第２図には、レジスタ・ファイル８の詳細が示されてい
る。図示の如く、レジスタ・ファイル８には、複数の浮
動小数点レジスタＲ１ないしＲｎが設けられている。各
レジスタはデータ・フイールドを有し、これに加えて”
ソース“ピット及ヒー使用中“ビラトラ保持する。３つ
のバス、すなわち加算結果バス（ＡＰＲ）６、乗算結果
バス（ＭＰＢ）１０及びレジスタ・ロード・バス（ＲＬ
Ｂ）３６は、レジスタ・ファイル８０入力側に接続され
ている。他の６つのバス、すなわち左側レジスタ入力パ
ス（ＬＲＩ）２２、右側レジスタ入力バス（ＲＲＩ）２
４及びレジスタ記憶バス（Ｒ２Ｈ）５Ｂは、レジスタ・
ファイル８の出力側に接続されている。実際には、これ
らのバスを多重。
化することにより、２つの入力バス及び２つの出力バス
とすることもできる。レジスタ・ファイル８に置かれた
データをメモリ５２へ記憶するためには、レジスタ記憶
バス３８を利用する。一方、メモリ３２かもレジスタ・
ファイル８ヘデータをロードするためには、レジスタ・
ロード・バス６６を利用する。加算装置２によって演算
結果が生ぜられる場合、これは加算結果バス６を介して
レジスタ・ファイル８に格納される。同様に、乗算装置
４によって生ぜられた演算結果は、乗算結果バス１０を
介してレジスタ・ファイル８に格納される。浮動小数点
命令が解読される場合、一般に２つのソース・レジスタ
ＳＲＩ及びＳＲ２が指定される。このどちらも、レジス
タＲ１ないｌ、Ｒｎのうち任意のものとすることができ
る。ソース・ｖｙスタＳＲ１として指定されたレジスタ
の出力は左側レジスタ入力バス２２に現われ、ソース・
レジスタＳＲ２として指定されたレジスタの出力は右側
レジスタ入力バス２４に現われる。ソース・レジスタＳ
ＲＩ又はＳＲ２０代わりに、命令レジスタ（ＩＲ）２６
中の即値オペランドを使用することもできる。この場合
、即値オペランドは、命令オペランド・バス（ＩＯＢ）
２８を介して、左側レジスタ入力バス２２又は右側レジ
スタ入力バス２４に与えられる。左側レジスタ入力バス
２２及び右側レジスタ入力バス２４に置かれた２つのオ
ペランドは、加算装置２又は乗算装置４へ送られる。こ
れと同時に、当該命令によって指定された目標レジスタ
ＴＲの使用中ビットがオンに設定される。もし当該動作
が加算型の動作であれば目標レジスタＴＲのソース・ビ
ットはゼロに設定され、乗算型の動作であれば、このソ
ース・ピットは１に設定される。これらの活動は、当該
命令が解読されるサイクル中に行なわれる。所定サイク
ル後、目標レジスタＴＲに格納すべき演算結果が生ぜら
れる。もしこの演算結果が加算装置２によって生ぜられ
たのであれば、これは加算結果バス６を介して与えられ
る。他方、この値が乗算装置４によって生ぜられたので
あれば、これは乗算結果バス１０を介して与えられる。
従って、もし目標レジスタＴＲのソース・ピットがゼロ
に設定されていて、加算動作を指示するならば、この目
標レジスタＴＲは加算結果バス６だげを監視する。
他方、目標レジスタＴＲのソース・ビットが１に設定さ
れていて、乗算動作を指示するならば、目標レジスタＴ
Ｒは乗算結果バス１０だけを監視する。
演算結果は、各サイクルごとに加算結果バス６又は乗算
結果バス１０に置かれる。使用中ピットを１に設定され
ているすべてのレジスタは、無効なデータ（演算結果又
はオペランド）を有する。
というのは、その正しいデータは、現に加算装置２又は
乗、算装置４によって生成中であるからである。かくて
、使用中状態にある各レジスタは、その新しい値が加算
結果バス６又は乗算結果バス１０を介して到来するのを
待機する。もし目標レジスタＴＲの使用中ビットが１で
、対応するソース・ピットがゼロであれば、その演算結
果は加算結果バス６を介して与えられる。もしソース・
ビットが１であれば、その演算結果は乗算結果バス１０
を介して与えられる。演算結果が所与の結果バス６又は
１０を介して与えられる場合、この演算結果にはレジス
タの識別子が付随している。もし待機中の成るレジスタ
が適当な結果バス６又は１０にその識別子が存在するこ
とを検知するならば、この識別子に関連する新しい演算
結果はそのレジスタのデータ・フィールドへ入力ゲート
され、そしてその使用中ピットがオフに転する。
成るレジスタの使用中ピントがオンに留まるのは、この
レジスタを目標レジスタとして指定する命令が解読され
る時間から、新しい演算結果が適当な結果バス６又は１
０を介してこのレジスタに与えられる時間までである。
この時間の間に、もしこのレジスタを目標レジスタとし
て指定するような新しい命令が解読されようとしていた
ならば、かかる命令の解読は許可されない。
第６図には、加算装置２及び乗算装置４の詳細が図示さ
れている８加算時機ステーション（ＡＷＳ）及び乗算待
機ステーション（ＭＷＳ）の各々を構成する各レジスタ
は、複数のビットを含んでいる。たとえば、左側待機ス
テーション１４及び１８の各々を構成する各レジスタの
有効（ｖ）ビットは当該レジスタ段がオンに転じられて
いるか否かを指示し、第１準備完了（ＲＤＹｌ）ビット
はオペランドが実行のための準備を完了してい−るか否
かを指示し、８１ビツトは当該レジスタに格納すべき演
算結果が加算バイパス・バス（ＡＢＢ）１２又は乗算バ
イパス（ＭＢＢ）１３のいずれに現われるのかを指示し
、Ｒ１フィールドはオペランドを保持する。同様に、右
側待機２チージヨン１６及び２０の各々を構成する各レ
ジスタは、第２準備完了（ＲＤＹ２）ビット、Ｓ２ビツ
ト、Ｒ２フィールド、ＴＲフィールド及び遂行すべき演
算動作の現を指示するオペレーション（ｏｐ）フィール
ドを含んでいる。
新しい加算型の命令が解読される場合、この命令は符号
化形式で加算待機ステーション１４及び１６の１つへ記
入される。この命令が記入されるとき、当該ステーショ
ンのＶビットがオンに転じられ、そしてＴＲフィールド
にはこの命令で指定された目標レジスタＴＨの識別子が
設定される。
またこの命令は、レジスタ・ファイル８　（ｇ２図参照
ン中の２つのソース・レジスタＳＲＩ及びＳＲ２をも指
定する。もしソース・レジスタＳＲ１の使用中ビットが
ゼロであれば、ソース・レジスタＳＲ１のデータ・フィ
ールドの内容がレジスタ・ファイル８から左側レジスタ
入力バス（ＬＲＩ）２２を介して左側加算待機ステーシ
ョン１４のＲ１フィールドに置かれ、そしてそのＲＤＹ
　１ビツトが１に設定されて左側オペランドの準備が完
了したことを指示する。しかしながら、もしソース・レ
ジスタＳｌ’（１の使用中ピットが１であれば、この時
点ではソース・レジスタＳＲ１のデータ・フィールドは
無効である。その内容は、今や加算装置２又は乗算装置
４によって生成されているからである。もしソース・レ
ジスタ５Ｒ１０Ｒ１ビツトがゼロであれば、加算装置２
が新しい演算結果を生成してこれを加算結果バス６に贋
く。一方、ソース・レジスタ５Ｒ１０Ｒ１ピントが１で
あれば、乗算装置４が新しい演算結果を生成してこれを
乗算結果バス１０に置く。この段階では、ソース・レジ
スタＳＲ１の使用中ピットは１であり、ＲＤＹ１ビット
はゼロに設定され、またＳ１ビツトはソース・レジスタ
ＳＲ１のソース・ビットとして設定される。これと同様
に、右側待機ステーション１６及び２０の各々は、ソー
ス・レジスタＳＲ２の使用中ピットに応じて設定される
。
各サイクルにおいて、もし成る待機ステーションのｖピ
ット、ＲＤＹ１ビット及びＲＤＹ２ビットが全部１であ
れば、当該待機ステーション中の命令を加算装置２又は
乗算装置４のパイプラインに記入してその演算を開始さ
せることができる。
もしＶビットが１であり且っＲＤＹ　１ビツト及ヒＲＤ
Ｙ２ビツトの一方又は両方がゼロであれば、これは少く
とも一方のオペランドがまだ生ぜられていないことを意
味する。ここで、ＲＤＹＩビットがゼロであると仮定す
ると、必要なオペランドは最終的に加算バイパス・バス
１２又は乗算バイパス・バス１′５のいずれかに現われ
る。もしＲＤＹ１ビットがゼロで且つ８１ビツトがゼロ
であれば、加算バイパス・バス１２にオペランドが現わ
れる。有効な待機ステーションのうち準備を完了してい
ない右側又は左側待機ステーションｌ’ｌ：適当なバイ
パス・バス１２又は１３を監視し、そしてＴＲフィール
ドの内容によって指定された所要の演算結果が現われる
場合、これは当該待機ステーションへ記入され、これに
応じて準備完了ビットが設定される。またレジスタ・フ
ァイル８ｔ／ｉこの新しい演算結果を受取り、その対応
する使用中ピットをオフにり云する。
レジスタ・ファイル８中の各レジスタ及び待機ステーシ
ョンの各部分は、各サイクルごとにいずれかの入力バス
から１つの演算結果を受取ることができる。しかしなが
ら、その各々は１つのバスだけを監視しなければならな
い。監視すべきバスは、単に１ビツトの識別子フィール
ドによって指定されるにすぎない。１つの演算結果が加
算装置２かも与えられ且つ他の１つの演算結果が乗算装
置４かも与えられる限り、各サイクルごとに２つの演算
結果を生成してこれを格納することができる。１ビツト
より大きな識別子フィールドを利用すれば、この方式は
６以上のバイグラインにも適用することができる。
〔発明の効果〕
以上詳述したように、本発明によれば、各サイクルごと
（複数の演算結果を生成することができ、計算機め演算
速度を向上させるのに極めて有利である。
第１図は本発明の浮動小数点演算装置を示すブロック図
、第２図は第１図のレジスタ・ファイルを示す詳細ブロ
ック図、第３図は第１図の加算装置及び乗算装置を示す
詳細ブロック図である。
２・・・・加算装置、４・・・・乗算装置、６・・・・
加算結果バス（ＡＰＢ）、８・・・・レジスタ・ファイ
ル、１０・・・・乗算結果バス（ＭＰＢ）、１２・・・
・加算バイパス・バス（ＡＢＢ）、１３・・・・乗算バ
イパス・バス（ＭＢＢ）、１４・・・・右側加算待機ス
テーション（ＬＡＷＳ）、１＜Ｓ・・・・右側加算待機
ステーション（Ｒ’ＡＷＳ　）、１８・・・・左側乗算
待機ステーション（ＬＭＷＳ　）、２０・・・・右側乗
算待機ステーション（ＲＭＷＳ）。
出願人　インタニ陀ｅナル・ヒｌ沙←マシー２ズ・コー
ポレーション実施例のブロック図 第１図 レジスタフ丁イｌｌ／のフ”ロック回 第２図 手続補正書（自発） 昭和６０年　７月１０日

Claims (1)

  1. 【特許請求の範囲】 浮動小数点演算装置において、 第１入力、第２入力及び１つの出力を有する加算装置と
    、 第１入力、第２入力及び１つの出力を有する乗算装置と
    、 前記加算装置の第１入力、第２入力及び出力へ接続され
    且つ前記乗算装置の第１入力及び第２入力へ接続された
    第１バスと、 前記乗算装置の第１入力、第２入力及び出力へ接続され
    且つ前記加算装置の第１入力及び第２入力へ接続された
    第２バスと、 第１入力及び第２入力並びに第１出力及び第２出力を有
    し、該第１入力を前記第１バスへ接続され、該第２入力
    を前記第２バスへ接続され、該第１出力及び第２出力を
    前記加算装置及び前記乗算装置の第１入力及び第２入力
    へそれぞれ接続されたレジスタ・ファイルとを備え、 該レジスタ・ファイル中の各レジスタは当該レジスタに
    格納すべき予定の浮動小数点演算結果を供給する前記第
    １バス及び第２バスのいずれかを指示するためのフィー
    ルドを含むように構成されている、浮動小数点演算装置
    。
JP60101691A 1984-08-13 1985-05-15 浮動小数点演算装置 Granted JPS6148037A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US639754 1984-08-13
US06/639,754 US4766564A (en) 1984-08-13 1984-08-13 Dual putaway/bypass busses for multiple arithmetic units

Publications (2)

Publication Number Publication Date
JPS6148037A true JPS6148037A (ja) 1986-03-08
JPH03653B2 JPH03653B2 (ja) 1991-01-08

Family

ID=24565411

Family Applications (1)

Application Number Title Priority Date Filing Date
JP60101691A Granted JPS6148037A (ja) 1984-08-13 1985-05-15 浮動小数点演算装置

Country Status (4)

Country Link
US (1) US4766564A (ja)
EP (1) EP0171595B1 (ja)
JP (1) JPS6148037A (ja)
DE (1) DE3582533D1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5980598A (ja) * 1982-10-27 1984-05-10 日邦バルブ工業株式会社 サドル型分水栓
JPS6186840A (ja) * 1984-09-27 1986-05-02 アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド 完全組合わせ算術装置
JPH0194477A (ja) * 1987-10-06 1989-04-13 Nec Corp シグナルプロセッサ
JPH01133138A (ja) * 1987-11-19 1989-05-25 Hitachi Ltd 並列計算機及びその制御方法
JPH01255031A (ja) * 1988-04-05 1989-10-11 Matsushita Electric Ind Co Ltd 演算処理装置
JPH01266669A (ja) * 1988-04-19 1989-10-24 Mitsubishi Electric Corp 数値計算装置
JPH025179A (ja) * 1988-01-29 1990-01-10 Texas Instr Inc <Ti> データを処理する集積回路
JPH02103624A (ja) * 1988-10-12 1990-04-16 Hitachi Ltd データ処理装置
JPH06282418A (ja) * 1993-03-30 1994-10-07 N T T Idou Tsuushinmou Kk 演算装置
JPH07114455A (ja) * 1993-09-29 1995-05-02 Internatl Business Mach Corp <Ibm> パイプライン浮動小数点プロセッサ及びその乗算・加算命令シーケンスの実行

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4683547A (en) * 1984-10-25 1987-07-28 International Business Machines Corporation Special accumulate instruction for multiple floating point arithmetic units which use a putaway bus to enhance performance
US4766566A (en) * 1986-08-18 1988-08-23 International Business Machines Corp. Performance enhancement scheme for a RISC type VLSI processor using dual execution units for parallel instruction processing
JP2810068B2 (ja) * 1988-11-11 1998-10-15 株式会社日立製作所 プロセッサシステム、コンピュータシステム及び命令処理方法
US4999802A (en) * 1989-01-13 1991-03-12 International Business Machines Corporation Floating point arithmetic two cycle data flow
US5212662A (en) * 1989-01-13 1993-05-18 International Business Machines Corporation Floating point arithmetic two cycle data flow
CA2007059C (en) * 1989-01-27 1994-05-24 Steven P. Davies Register and arithmetic logic unit
US5204828A (en) * 1989-02-10 1993-04-20 Intel Corporation Bus apparatus having hold registers for parallel processing in a microprocessor
US5175863A (en) * 1989-10-23 1992-12-29 International Business Machines Corporation Signal data processing system having independently, simultaneously operable alu and macu
US5053987A (en) * 1989-11-02 1991-10-01 Zoran Corporation Arithmetic unit in a vector signal processor using pipelined computational blocks
US5128888A (en) * 1990-04-02 1992-07-07 Advanced Micro Devices, Inc. Arithmetic unit having multiple accumulators
US5053631A (en) * 1990-04-02 1991-10-01 Advanced Micro Devices, Inc. Pipelined floating point processing unit
US5058048A (en) * 1990-04-02 1991-10-15 Advanced Micro Devices, Inc. Normalizing pipelined floating point processing unit
US5268854A (en) * 1990-11-13 1993-12-07 Kabushiki Kaisha Toshiba Microprocessor with a function for three-dimensional graphic processing
DE69228083T2 (de) * 1991-03-14 1999-05-20 Fujitsu Ltd Verfahren und Vorrichtung zur Steuerung von Pipelineoperationen
US5961629A (en) * 1991-07-08 1999-10-05 Seiko Epson Corporation High performance, superscalar-based computer system with out-of-order instruction execution
JP3333196B2 (ja) * 1991-07-08 2002-10-07 セイコーエプソン株式会社 トラップ処理方法
US5539911A (en) * 1991-07-08 1996-07-23 Seiko Epson Corporation High-performance, superscalar-based computer system with out-of-order instruction execution
ATE200357T1 (de) 1991-07-08 2001-04-15 Seiko Epson Corp Risc-prozessor mit dehnbarer architektur
JPH0614003A (ja) * 1991-07-31 1994-01-21 Nec Corp データ処理回路
US5438668A (en) 1992-03-31 1995-08-01 Seiko Epson Corporation System and method for extraction, alignment and decoding of CISC instructions into a nano-instruction bucket for execution by a RISC computer
US6735685B1 (en) 1992-09-29 2004-05-11 Seiko Epson Corporation System and method for handling load and/or store operations in a superscalar microprocessor
KR100248903B1 (ko) 1992-09-29 2000-03-15 야스카와 히데아키 수퍼스칼라마이크로프로세서에서의 적재 및 저장연산처리방법 및 시스템
US6092184A (en) * 1995-12-28 2000-07-18 Intel Corporation Parallel processing of pipelined instructions having register dependencies
US6041387A (en) * 1997-09-12 2000-03-21 Siemens Aktiengesellschaft Apparatus for read/write-access to registers having register file architecture in a central processing unit
US6301653B1 (en) 1998-10-14 2001-10-09 Conexant Systems, Inc. Processor containing data path units with forwarding paths between two data path units and a unique configuration or register blocks
US6606700B1 (en) * 2000-02-26 2003-08-12 Qualcomm, Incorporated DSP with dual-mac processor and dual-mac coprocessor
US7269719B2 (en) * 2002-10-30 2007-09-11 Stmicroelectronics, Inc. Predicated execution using operand predicates
CN101916182B (zh) * 2009-09-09 2014-08-20 威盛电子股份有限公司 使用非架构的数据格式的快速浮点结果的转送
US11269651B2 (en) * 2019-09-10 2022-03-08 International Business Machines Corporation Reusing adjacent SIMD unit for fast wide result generation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3697734A (en) * 1970-07-28 1972-10-10 Singer Co Digital computer utilizing a plurality of parallel asynchronous arithmetic units
US4179734A (en) * 1976-07-02 1979-12-18 Floating Point Systems, Inc. Floating point data processor having fast access memory means
US4075704A (en) * 1976-07-02 1978-02-21 Floating Point Systems, Inc. Floating point data processor for high speech operation
US4205373A (en) * 1978-05-22 1980-05-27 Ncr Corporation System and method for accessing memory connected to different bus and requesting subsystem
EP0042452B1 (en) * 1980-06-24 1984-03-14 International Business Machines Corporation Signal processor computing arrangement and method of operating said arrangement
JPS57155666A (en) * 1981-03-20 1982-09-25 Fujitsu Ltd Instruction controlling system of vector processor
JPS592143A (ja) * 1982-06-29 1984-01-07 Hitachi Ltd 情報処理装置
JPS5932045A (ja) * 1982-08-16 1984-02-21 Hitachi Ltd 情報処理装置
US4553203A (en) * 1982-09-28 1985-11-12 Trw Inc. Easily schedulable horizontal computer
US4594660A (en) * 1982-10-13 1986-06-10 Honeywell Information Systems Inc. Collector
US4594655A (en) * 1983-03-14 1986-06-10 International Business Machines Corporation (k)-Instructions-at-a-time pipelined processor for parallel execution of inherently sequential instructions
US4630195A (en) * 1984-05-31 1986-12-16 International Business Machines Corporation Data processing system with CPU register to register data transfers overlapped with data transfer to and from main storage

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5980598A (ja) * 1982-10-27 1984-05-10 日邦バルブ工業株式会社 サドル型分水栓
JPS6148037B2 (ja) * 1982-10-27 1986-10-22 Nitsuho Barubu Kogyo Kk
JPS6186840A (ja) * 1984-09-27 1986-05-02 アドバンスト・マイクロ・デイバイシズ・インコーポレーテツド 完全組合わせ算術装置
JPH0194477A (ja) * 1987-10-06 1989-04-13 Nec Corp シグナルプロセッサ
JPH01133138A (ja) * 1987-11-19 1989-05-25 Hitachi Ltd 並列計算機及びその制御方法
JPH025179A (ja) * 1988-01-29 1990-01-10 Texas Instr Inc <Ti> データを処理する集積回路
JPH01255031A (ja) * 1988-04-05 1989-10-11 Matsushita Electric Ind Co Ltd 演算処理装置
JPH01266669A (ja) * 1988-04-19 1989-10-24 Mitsubishi Electric Corp 数値計算装置
JPH02103624A (ja) * 1988-10-12 1990-04-16 Hitachi Ltd データ処理装置
JPH06282418A (ja) * 1993-03-30 1994-10-07 N T T Idou Tsuushinmou Kk 演算装置
JPH07114455A (ja) * 1993-09-29 1995-05-02 Internatl Business Mach Corp <Ibm> パイプライン浮動小数点プロセッサ及びその乗算・加算命令シーケンスの実行

Also Published As

Publication number Publication date
DE3582533D1 (de) 1991-05-23
JPH03653B2 (ja) 1991-01-08
EP0171595A2 (en) 1986-02-19
EP0171595A3 (en) 1988-01-13
US4766564A (en) 1988-08-23
EP0171595B1 (en) 1991-04-17

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