JPH03653B2 - - Google Patents

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JPH03653B2
JPH03653B2 JP60101691A JP10169185A JPH03653B2 JP H03653 B2 JPH03653 B2 JP H03653B2 JP 60101691 A JP60101691 A JP 60101691A JP 10169185 A JP10169185 A JP 10169185A JP H03653 B2 JPH03653 B2 JP H03653B2
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Dagurasu Deguruuto Richaado
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International Business Machines Corp
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Publication of JPH03653B2 publication Critical patent/JPH03653B2/ja
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Description

【発明の詳細な説明】
〔産業上の利用分野〕 本発明は演算装置に係り、更に詳細に説明すれ
ば浮動小数点演算装置に係る。 〔開示の概要〕 本発明は、加算装置及び乗算装置を有する浮動
小数点演算装置において、２重の結果バス及び２
重のバイパス・バスを設け、同じサイクル中に１
つのバスに加算結果が現われ且つ他のバスに乗算
結果が現われるようにこれらのバスを接続するこ
とによつて、各サイクルごとに複数の演算結果を
生成しうるようにしたものである。 〔従来の技術〕 或る種の計算機プログラムは、多数の浮動小数
点演算命令（加算、減算、乗算、比較命令等）を
有することが多い。このようなプログラムについ
ては、各サイクルごとに実行可能な浮動小数点演
算命令の数が多いほど、計算機の演算速度が増大
することは明らかである。浮動小数点演算装置に
よつて生ぜられた演算結果を後で使用したり、又
は最終的にメモリへ書込むためには、これをレジ
スタ・フアイル等に一旦格納しなければならな
い。従来の演算装置では、複数の演算を同時に実
行することが可能であるが、その殆んどは各サイ
クルごとに高々１つの演算結果を与えるにすぎな
い。 IBMシステム／360モデル91は、複数の浮動小
数点演算装置を備えた計算機の１例である。この
計算機では、或る演算装置から生ずる演算結果を
演算結果バス（以下単に「結果バス」という）を
介してレジスタ・フアイルまで転送し、このレジ
スタ・フアイル中の予定のレジスタへ記入するよ
うにしている。またこの演算結果を、各演算装置
の待機ステージへ接続された、特別のバイパス・
バスに沿つて転送し、そして待機リスト中の任意
の命令が新しい演算結果を待機している場合に、
当該演算結果を待機ステージ中の１つのバツフア
に記入するようにしている。このように、IBM
システム／360モデル91では、待機用の命令（す
なわち、必要な演算結果が最初にレジスタ・フア
イルへゲートされ、次いでそこから待機ステージ
へゲートされるのを待機するための命令）が使用
されていないから、これにより性能が相当に改善
されている。この方式の詳細については、IBM
ジヤーナル・オブ・リサーチ・アンド・デベロツ
プメント（IBM Joural of Research and
Development）、第11巻、第１号、1967年１月、
第25頁−第33頁を参照されたい。 〔発明が解決しようとする問題点〕 しかしながら、この計算機は１つの結果バス及
び１つのバイパス・バスを備えているにすぎない
から、これは各サイクルごとに高々１つの演算結
果を与えるにすぎない。このことは、米国特許第
4075704号についても同様である。この米国特許
には、２つの浮動小数点演算装置及び２つの結果
バスを備えた高速演算に適した浮動小数点デー
タ・プロセツサが記述されているが、これらの各
バスは各演算装置の一方の側へ接続されているに
すぎず、従つて各サイクルごとに高々１つの演算
結果が与えられるにすぎないからである。 本発明はこのような問題点を解決するために創
案されたもので、各サイクルごとに２以上の浮動
小数点演算結果を生成しうる演算装置を提供する
ことを目的としている。 〔問題点を解決するための手段〕 前記目的を達成するため、本発明の演算装置
は、１つの加算装置と、１つの乗算装置と、２重
の結果バスと、２重のバイパス・バスを備え、こ
れらのバスを１つのレジスタ・フアイルへ接続す
るとともに、加算装置及び乗算装置に関連する待
機ステーシヨンにもそれぞれ接続するようにして
いる。レジスタ・フアイル中の各レジスタはこれ
らのバスに現われる演算結果のソースを識別する
フイールドを有しているから、各レジスタをその
演算結果が現われるバスに適正に接続することが
できる。こうすることにより、各サイクルごとに
２つ以上の演算結果を生ぜしめることができる。 〔実施例〕 第１図には、本発明の浮動小数点演算装置がブ
ロツク形式で示されている。この演算装置は、パ
イプライン形式の加算装置２とパイプライン形式
の乗算装置４を備え、加算装置２の出力は加算結
果バス（APB）６を介してレジスタ・フアイル
８へ接続され、一方乗算装置４の出力は乗算結果
バス（MPB）１０を介してレジスタ・フアイル
８へ接続されている。また加算結果バス６は加算
バイパス・バス（ABB）１２にも接続され、後
者のバスは加算待機ステーシヨン（AWS）を構
成する左側加算待機ステーシヨン（LAWS）１
４及び右側加算待機ステーシヨン（RAWS）１
６に接続され、さらに乗算待機ステーシヨン
（MWS）を構成する左側乗算待機ステーシヨン
（LMWS）１８及び右側乗算待機ステーシヨン
（RMWS）２０に接続される。乗算結果バス１０
は乗算バイパス・バス（MBB）１３にも接続さ
れ、後者のバスは左側加算待機ステーシヨン１４
及び右側加算待機ステーシヨン１６に接続され、
さらに左側乗算待機ステーシヨン１８及び右側乗
算待機ステーシヨン２０にも接続される。レジス
タ・フアイル８は、左側レジスタ入力バス
（LRI）２２を介して左側加算待機ステーシヨン
１４及び左側乗算待機ステーシヨン１８にそれぞ
れ接続され、また右側レジスタ入力バス（RRI）
２４を介して右側加算待機ステーシヨン１６及び
右側乗算待機ステーシヨン２０にそれぞれ接続さ
れている。命令レジスタ（IR）２６は命令オペ
ランド・バス（IOB）２８を介してそれぞれの待
機ステーシヨン１４〜２０へ接続され、またバス
３０を介してレジスタ・フアイル８にも接続され
ている。メモリ３２はバス３４を介して命令レジ
スタ２６の入力を与え、レジスタ・ロード・バス
（RLB）３６を介してレジスタ・フアイル８の入
力を与えるとともに、レジスタ記憶バス（RSB）
３８を介してレジスタ・フアイル８からの入力を
受取る。命令レジスタ２６及びメモリ３２は中央
処理装置（図示せず）の内部に設けられており、
本明細書で記述する演算装置と協働するが、その
一部ではない。命令レジスタ２６はメモリ３２か
ら命令を逐次に受取つて、これを実行する。命令
が実行される場合、レジスタ・フアイル８とメモ
リ３２の間で浮動小数点オペランドが転送され、
これらのオペランドに関する或る動作が演算装置
の内部で開始される。 演算命令には種々の型（加算、減算、反転、比
較、乗算、除算等）があるが、一般にこれらの命
令は、加算型の命令と乗算型の命令とに分けられ
る。もつとも、型の各々ごとに１つの演算パイプ
ラインを設けるようにすれば、一層多くの型を許
容することができる。ここで、演算装置によつて
実行されるすべての命令が下記の形式を有するも
のと仮定する。 FLOP SR１，SR２，TR 但し、FLOPは遂行すべき特定の浮動小数点演
算（加算、減算等）を指定し、SR１及びSR２は
オペランドを保持する２つのソース・レジスタを
指定し、TRは演算結果が置かれるべき目標レジ
スタを指定する。SR１，SR２及びTRは、レジ
スタ・フアイル８中のレジスタである。たとえ
ば、下記の命令 FADD Ｒ１，Ｒ７，Ｒ１２ は、レジスタ１中のオペランドをレジスタ７中の
オペランドへ加算し、その加算結果をレジスタ１
２へ記憶するような動作を指定する。通常の動作
において、或る演算命令が実行される場合、この
命令によつて指定された２つのソース・レジスタ
の内容がレジスタ・フアイル８から出力ゲートさ
れ、次いで動作の型に応じて加算装置２又は乗算
装置４へ送られる。所定のサイクルの後、加算装
置２又は乗算装置４によつて演算結果が生ぜら
れ、指定された目標レジスタへ記憶される。加算
装置２又は乗算装置４においてすべての先行命令
の実行が完了する前に、当該装置へ新しい命令を
記入することができるのはもちろんである。ま
た、加算装置２又は乗算装置４から得られる複数
の演算結果は、その記入順序とは異なる順序で現
われることがある。さらに、加算装置２及び乗算
装置４のうち一方が他方よりも先に起動されたと
しても、他方の装置からの演算結果が先に現われ
ることもある。 第２図には、レジスタ・フアイル８の詳細が示
されている。図示の如く、レジスタ・フアイル８
には、複数の浮動小数点レジスタＲ１ないしRn
が設けられている。各レジスタはデータ・フイー
ルドを有し、これに加えて“ソース”ビツト及び
“使用中”ビツトを保持する。３つのバス、すな
わち加算結果バス（APB）６、乗算結果バス
（MPB）１０及びレジスタ・ロード・バス
（RLB）３６は、レジスタ・フアイル８の入力側
に接続されている。他の３つのバス、すなわち左
側レジスタ入力バス（LRI）２２、右側レジスタ
入力バス（RRI）２４及びレジスタ記憶バス
（RSB）３８は、レジスタ・フアイル８の出力側
に接続されている。実際には、これらのバスを多
重化することにより、２つの入力バス及び２つの
出力バスとすることもできる。レジスタ・フアイ
ル８に置かれたデータをメモリ３２へ記憶するた
めには、レジスタ記憶バス３８を利用する。一
方、メモリ３２からレジスタ・フアイル８へデー
タををロードするためには、レジスタ・ロード・
バス３６を利用する。さらに、レジスタ・フアイ
ル８中の特定レジスタから左側レジスタ入力バス
２２又は右側レジスタ入力バス２４にデータが置
かれる場合、そのレジスタ番号及び対応する使用
中ビツトも当該バスに置かれる。かくて、バス２
２又は２４は、３種類の情報（データ、レジスタ
番号、使用中ビツト）を転送する。加算装置２に
よつて演算結果が生ぜられる場合、これは加算結
果バス６を介してレジスタ・フアイル８に格納さ
れる。同様に、乗算装置４によつて生ぜられた演
算結果は、乗算結果バス１０を介してレジスタ・
フアイル８に格納される。一方、加算結果バス６
又は乗算結果バス１０にデータが置かれる場合、
目標レジスタの番号も当該バスに置かれる。かく
て、バス６又は１０は、２種類の情報（演算結果
データ、目標レジスタの番号）を転送する。浮動
小数点命令が解読される場合、一般に２つのソー
ス・レジスタSR１及びSR２が指定される。この
どちらも、レジスタＲ１ないしRnのうち任意の
ものとすることができる。ソース・レジスタSR
１として指定されたレジスタの出力は左側レジス
タ入力バス２２に現われ、ソース・レジスタSR
２として指定されたレジスタの出力は右側レジス
タ入力バス２４に現われる。ソース・レジスタ
SR１又はSR２の代わりに、命令レジスタ（IR）
２６中の即値オペランドを使用することもでき
る。この場合、即値オペランドは、命令オペラン
ド・バス（IOB）２８を介して、左側レジスタ入
力バス２２又は右側レジスタ入力バス２４に与え
られる。左側レジスタ入力バス２２及び右側レジ
スタ入力バス２４に置かれた２つのオペランド
は、加算装置２又は乗算装置４へ送られる。これ
と同時に、当該命令によつて指定されたレジス
タ・フアイル８中の目標レジスタTRの使用中ビ
ツトがオンに設定される。もし当該動作が加算型
の動作であればレジスタ・フアイル８中の目標レ
ジスタTRのソース・ビツトはゼロに設定され、
乗算型の動作であれば、このソース・ビツトは１
に設定される。これらの活動は、当該命令が解読
されるサイクル中に行なわれる。所定サイクル
後、目標レジスタTRに格納すべき演算結果が生
ぜられる。もしこの演算結果が加算装置２によつ
て生ぜられたのであれば、これは加算結果バス６
を介して与えられる。他方、この値が乗算装置４
によつて生ぜられたのであれば、これは乗算結果
バス１０を介して与えられる。従つて、もし目標
レジスタTRのソース・ビツトがゼロに設定され
ていて、加算動作を指示するならば、この目標レ
ジスタTRは加算結果バス６だけを監視する。他
方、目標レジスタTRのソース・ビツトが１に設
定されていて、乗算動作を指示するならば、目標
レジスタTRは乗算結果バス１０だけを監視す
る。 演算結果は、各サイクルごとに加算結果バス６
又は乗算結果バス１０に置かれる。この場合、目
標レジスタの番号もバス６又は１０に置かれる。
使用中ビツトを１に設定されているレジスタ・フ
アイル８中のすべてのレジスタは、無効なデータ
（演算結果又はオペランド）を有する。というの
は、その正しいデータは、現に加算装置２又は乗
算装置４によつて生成中であるからである。かく
て、使用中状態にある各レジスタは、その新しい
値が加算結果バス６又は乗算結果バス１０を介し
て到来するのを待機する。もし所与のレジスタの
使用中ビツトが１で、該レジスタの対応するソー
ス・ビツトがゼロであれば、その演算結果は加算
結果バス６を介して与えられる。もしソース・ビ
ツトが１であれば、その演算結果は乗算結果バス
１０を介して与えられる。演算結果が所与の結果
バス６又は１０を介して与えられる場合、この演
算結果には目標レジスタの番号が付随している。
もし待機中の或るレジスタが適当な結果バス６又
は１０にその番号が目標レジスタの番号として存
在することを検知するならば、この番号に関連す
る新しい演算結果はそのレジスタのデータ・フイ
ールドへ入力ゲートされ、そしてその使用中ビツ
トがオフに転ずる。 或るレジスタの使用中ビツトがオンに留まるの
は、このレジスタを目標レジスタとして指定する
命令が解読される時間から、新しい演算結果が適
当な結果バス６又は１０を介してこのレジスタに
与えられる時間までである。この時間の間に、も
しこのレジスタを目標レジスタとして指定するよ
うな新しい命令が解読されようとしていたなら
ば、かかる命令の解読は許可されない。 第３図には、加算装置２及び乗算装置４の詳細
が図示されている。加算待機ステーシヨン
（AWS）及び乗算待機ステーシヨン（MWS）の
各々を構成する各レジスタは、複数のビツトを含
んでいる。たとえば、左側待機ステーシヨン１４
及び１８の各々を構成する各レジスタの有効
（Ｖ）ビツトは当該レジスタ段がオンに転じられ
ているか否かを指示し、第１準備完了（RDY１）
ビツトはオペランドが実行のための準備を完了し
ているか否かを指示し、Ｓ１ビツトは当該レジス
タのソース・オペランドがまだ準備完了していな
いことをRDY１ビツトが指示する場合に当該レ
ジスタに格納すべき演算結果が加算バイパス・バ
ス（ABB）１２又は乗算バイパス（MBB）１３
のいずれに現われるのかを指示し、Ｒ１フイール
ドはオペランドの準備が完了していることを
RDY１ビツトが指示する場合に該オペランドを
保持する。同様に、右側待機ステーシヨン１６及
び２０の各々を構成する各レジスタは、第２準備
完了（RDY２）ビツト、Ｓ２ビツト、Ｒ２フイ
ールド、TRフイールド及び遂行すべき演算動作
の型を指示するオペレーシヨン（OP）フイール
ドを含んでいる。このTRフイールドの値は、対
応する命令が解読されるとき命令レジスタ２６か
ら受取られる。 新しい加算型の命令が解読される場合、この命
令は符号化形式で加算待機ステーシヨン１４及び
１６の１つへ記入される。この命令が記入される
とき、当該ステーシヨンのＶビツトがオンに転じ
られ、そしてTRフイールドにはこの命令で指定
された目標レジスタTRの識別子が設定される。
またこの命令は、レジスタ・フアイル８（第２図
参照）中の２つのソース・レジスタSR１及びSR
２をも指定する。もしソース・レジスタSR１の
使用中ビツトがゼロであれば、ソース・レジスタ
SR１のデータ・フイールドの内容がレジスタ・
フアイル８から左側レジスタ入力バス（LRI）２
２を介して左側加算待機ステーシヨン１４のＲ１
フイールドに置かれ、そしてそのRDY１ビツト
が１に設定されて左側オペランドの準備が完了し
たことを指示する。しかしながら、もしソース・
レジスタSR１の使用中ビツトが１であれば、こ
の時点ではソース・レジスタSR１のデータ・フ
イールドは無効である。その内容は、今や加算装
置２又は乗算装置４によつて生成されているから
である。もしソース・レジスタSR１のＲ１ビツ
トがゼロであれば、加算装置２が新しい演算結果
を生成してこれを加算結果バス６に置く。一方、
ソース・レジスタSR１のＲ１ビツトが１であれ
ば、乗算装置４が新しい演算結果を生成してこれ
を乗算結果バス１０に置く。もし、ソース・レジ
スタSR１の使用中ビツトが１であれば、RDY１
ビツトはゼロに設定され、またＳ１ビツトはソー
ス・レジスタSR１のソース・ビツトとして設定
される。これと同様に、右側待機ステーシヨン１
６及び２０の各々は、ソース・レジスタSR２の
使用中ビツトに応じて設定される。 各サイクルにおいて、もし或る待機ステーシヨ
ンのＶビツト、RDY１ビツト及びRDY２ビツト
が全部１であれば、当該待機ステーシヨン中の命
令を加算装置２又は乗算装置４のパイプラインに
記入してその演算を開始させることができる。も
しＶビツトが１であり且つRDY１ビツト及び
RDY２ビツトの一方又は両方がゼロであれば、
これは少くとも一方のオペランドがまだ生ぜられ
ていないことを意味する。ここで、RDY１ビツ
トがゼロであると仮定すると、必要なオペランド
はＳ１ビツトの値に応じて最終的に加算バイパ
ス・バス１２又は乗算バイパス・バス１３のいず
れかに現われる。もしRDY１ビツトがゼロで且
つＳ１ビツトがゼロであれば、加算バイパス・バ
ス１２にオペランドが現われる。さもなければ、
乗算バイパス・バス１３にオペランドが現われ
る。有効な待機ステーシヨンのうち準備を完了し
ていない右側又は左側待機ステーシヨンはＳ１ビ
ツト又はＳ２ビツトの値に応じて適当なバイパ
ス・バス１２又は１３を監視し、そして所要の演
算結果及び目標レジスタTRの番号が現われる場
合、該演算結果は当該待機ステーシヨンへ記入さ
れ、これに応じて準備完了ビツトが設定される。
またレジスタ・フアイル８はこの新しい演算結果
を受取り、該演算結果に付随する目標レジスタ
TRの番号に従つてその対応する使用中ビツトを
オフに転ずる。 レジスタ・フアイル８中の各レジスタ及び待機
ステーシヨンの各部分は、各サイクルごとにいず
れかの入力バスから１つの演算結果を受取ること
ができる。しかしながら、その各々は１つのバス
だけを監視しなければならない。監視すべきバス
は、単に１ビツトの識別子フイールドによつて指
定されるにすぎない。１つの演算結果が加算装置
２から与えられ且つ他の１つの演算結果が乗算装
置４から与えられる限り、各サイクルごとに２つ
の演算結果を生成してこれを格納することができ
る。１ビツトより大きな識別子フイールドを利用
すれば、この方式は３以上のパイプラインにも適
用することができる。 〔発明の効果〕 以上詳述したように、本発明によれば、各サイ
クルごとに複数の演算結果を生成することがで
き、計算機の演算速度を向上させるのに極めて有
利である。
【図面の簡単な説明】
第１図は本発明の浮動小数点演算装置を示すブ
ロツク図、第２図は第１図のレジスタ・フアイル
を示す詳細ブロツク図、第３図は第１図の加算装
置及び乗算装置を示す詳細ブロツク図である。 ２……加算装置、４……乗算装置、６……加算
結果バス（APB）、８……レジスタ・フアイル、
１０……乗算結果バス（MPB）、１２……加算バ
イパス・バス（ABB）、１３……乗算バイパス・
バス（MBB）、１４……右側加算待機ステーシ
ヨン（LAWS）、１６……右側加算待機ステーシ
ヨン（RAWS）、１８……左側乗算待機ステーシ
ヨン（LMWS）、２０……右側乗算待機ステーシ
ヨン（RMWS）。

Claims (1)

  1. 【特許請求の範囲】 １ 浮動小数点演算装置において、 第１入力、第２入力及び１つの出力を有する加
    算装置と、 第１入力、第２入力及び１つの出力を有する乗
    算装置と、 前記加算装置の第１入力、第２入力及び出力へ
    接続され且つ前記乗算装置の第１入力及び第２入
    力へ接続された第１バスと、 前記乗算装置の第１入力、第２入力及び出力へ
    接続され且つ前記加算装置の第１入力及び第２入
    力へ接続された第２バスと、 第１入力及び第２入力並びに第１出力及び第２
    出力を有し、該第１入力を前記第１バスへ接続さ
    れ、該第２入力を前記第２バスへ接続され、該第
    １出力及び第２出力を前記加算装置及び前記乗算
    装置の第１入力及び第２入力へそれぞれ接続され
    たレジスタ・フアイルとを備え、 該レジスタ・フアイル中の各レジスタは当該レ
    ジスタに格納すべき予定の浮動小数点演算結果を
    供給する前記第１バス及び第２バスのいずれかを
    指示するためのフイールドを含むように構成され
    ている、浮動小数点演算装置。
JP60101691A 1984-08-13 1985-05-15 浮動小数点演算装置 Granted JPS6148037A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/639,754 US4766564A (en) 1984-08-13 1984-08-13 Dual putaway/bypass busses for multiple arithmetic units
US639754 1984-08-13

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