JPH01255031A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPH01255031A JPH01255031A JP63083303A JP8330388A JPH01255031A JP H01255031 A JPH01255031 A JP H01255031A JP 63083303 A JP63083303 A JP 63083303A JP 8330388 A JP8330388 A JP 8330388A JP H01255031 A JPH01255031 A JP H01255031A
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- JP
- Japan
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- arithmetic
- arithmetic processing
- divider
- processing
- perform
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- Pending
Links
- 239000011159 matrix material Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、演算要素として、少な（とも乗算器及び除算
器を備えた演算処理装置に関する。
器を備えた演算処理装置に関する。
従来の技術
第２図及び第３図に従来例を示す。第２図において、８
はデータメモリ、９は加減算器、１０は乗算器、１１は
除算器、１２．１３．１４はレジスタを表し、第３図に
おいて、１５はマルチポートのデータメモリ、１６は乗
算器、１７は除算器１８．１９はレジスタを表す。従来
、マルチポートのデータメモリを使用しない演算処理装
置においては、°各演算要素の内部論理として、通常の
２進数又は、冗長度の存するＳＤ表示を用いたものが考
えられていた。ただし、この場合は屈列処理をすること
はできず、どれか１つの演算要素の演算処理が終了する
までは、次の演算処理を実行することはできない。
はデータメモリ、９は加減算器、１０は乗算器、１１は
除算器、１２．１３．１４はレジスタを表し、第３図に
おいて、１５はマルチポートのデータメモリ、１６は乗
算器、１７は除算器１８．１９はレジスタを表す。従来
、マルチポートのデータメモリを使用しない演算処理装
置においては、°各演算要素の内部論理として、通常の
２進数又は、冗長度の存するＳＤ表示を用いたものが考
えられていた。ただし、この場合は屈列処理をすること
はできず、どれか１つの演算要素の演算処理が終了する
までは、次の演算処理を実行することはできない。
次にマルチポートのデータ・メモリを使用した場合であ
るが、この時は各演算要素の並列動作が可能である。た
だしこの場合、各演算要素は内部論理として通常の２進
体系を用いているため、乗算と除算に要するゲート遅延
段数は、６４ビツトデータの場合高速なものでも、それ
ぞれ約４０段、約９００段である。実際にはこれらを動
かすクロックとして１００ｎｓ程度のものを用いてその
サイクル比を１・１０程度にしているが、その実際の処
理時間比は前記の１：２０程度である。
るが、この時は各演算要素の並列動作が可能である。た
だしこの場合、各演算要素は内部論理として通常の２進
体系を用いているため、乗算と除算に要するゲート遅延
段数は、６４ビツトデータの場合高速なものでも、それ
ぞれ約４０段、約９００段である。実際にはこれらを動
かすクロックとして１００ｎｓ程度のものを用いてその
サイクル比を１・１０程度にしているが、その実際の処
理時間比は前記の１：２０程度である。
また、文献塩： （Ｓ、Ｋｕｎｉｎｏｂａｅｔａｌ：ア
イ・イ・イ・イ プロシーディング第８回コンピュータ
演算シンポジウム（ＩＥＥＥＰｒｏｃ ８ｔｈ Ｓ
ｙｍｐｏ・ｏｎＣｏｍｐｕｔｅｒ Ａｒｉｔｈｍｅｔ
ｉｃ）ＰＰ８Ｃ）−８６，１９８７）によれば、内部論
理として、冗長度の存するＳＤ表示を用いることによっ
て、乗算器及び除算器のゲート遅延段数を減らずことが
でき、我々の試算によれば、６４ビットの場合乗算に約
３０段、除算に約２１０段とすることができる。
イ・イ・イ・イ プロシーディング第８回コンピュータ
演算シンポジウム（ＩＥＥＥＰｒｏｃ ８ｔｈ Ｓ
ｙｍｐｏ・ｏｎＣｏｍｐｕｔｅｒ Ａｒｉｔｈｍｅｔ
ｉｃ）ＰＰ８Ｃ）−８６，１９８７）によれば、内部論
理として、冗長度の存するＳＤ表示を用いることによっ
て、乗算器及び除算器のゲート遅延段数を減らずことが
でき、我々の試算によれば、６４ビットの場合乗算に約
３０段、除算に約２１０段とすることができる。
発明が解決しようとする課題
このような従来の演算処理装置においては、前述のよう
に、乗算と除算の処理に要するサイクル比が大きいため
、トータルパフォーマンスの大幅な向上は見込めなかっ
た。以下、従来例に基いてこれを説明する。
に、乗算と除算の処理に要するサイクル比が大きいため
、トータルパフォーマンスの大幅な向上は見込めなかっ
た。以下、従来例に基いてこれを説明する。
まず従来例の第２図の場合、各演算要素の内部論理とし
て冗長度の存するＳＤ表示を用いて、その処理に要する
サイクル比を１：５に抑えても、並列処理ができないた
め、トータルパフォーマンスとしては大幅な向上は見込
めない。次に、第３図の場合、マルチポートのデータメ
モリを備えているので、並列処理ができるが、各演算要
素の内部論理には通常の２進数が用いられている。この
ため、従来の技術でも述べたように、乗算と除算に要す
る処理時間の比は１：２０程度である。
て冗長度の存するＳＤ表示を用いて、その処理に要する
サイクル比を１：５に抑えても、並列処理ができないた
め、トータルパフォーマンスとしては大幅な向上は見込
めない。次に、第３図の場合、マルチポートのデータメ
モリを備えているので、並列処理ができるが、各演算要
素の内部論理には通常の２進数が用いられている。この
ため、従来の技術でも述べたように、乗算と除算に要す
る処理時間の比は１：２０程度である。
このため、トータルパフォーマンスを向上させようとし
てクロックの周波数を高くするとそのサイクル比は１：
２０程度になる。このようにサイクル比が太き（なると
、除算命令がたくさん入ってきた場合、命令の待ち行列
が除算命令でいっばいになると、現在実行中の除算のザ
イクルが終了するまで、それ以外の演算命令が受は付け
られず、トータルパフォーマンスとして、それほどよい
演算装置とはならない。
てクロックの周波数を高くするとそのサイクル比は１：
２０程度になる。このようにサイクル比が太き（なると
、除算命令がたくさん入ってきた場合、命令の待ち行列
が除算命令でいっばいになると、現在実行中の除算のザ
イクルが終了するまで、それ以外の演算命令が受は付け
られず、トータルパフォーマンスとして、それほどよい
演算装置とはならない。
以上のように、従来の技術においては、乗算と除算の処
理に要するサイクル比が大きいため、トータルパフォー
マンスのよい演算処理装置が得られなかった。
理に要するサイクル比が大きいため、トータルパフォー
マンスのよい演算処理装置が得られなかった。
本発明はこのような点を改良し、トータルパフォーマン
スのよい演算処理装置を提供することを目的とする。
スのよい演算処理装置を提供することを目的とする。
課題を解決するための手段
本発明では前記の課題を解決するために、乗算器及び除
算器を、内部論理として冗長度の存するＳＤ表示で演算
処理を行う演算要素とし、かつ、それらが並列に演算処
理を行えるように、内部レジスタとしてマルチポートの
データメモリを設けている。。
算器を、内部論理として冗長度の存するＳＤ表示で演算
処理を行う演算要素とし、かつ、それらが並列に演算処
理を行えるように、内部レジスタとしてマルチポートの
データメモリを設けている。。
作 用
冗長度の存するＳＤ表示を用いた乗算器及び除算器は、
従来の技術て述べたように、その処理に要するサイクル
比が１：５程度である。よって、そのような乗算器及び
除算器を備え、かつ各演算要素が並列処理を行えるよう
に内部レジスタとしてマルチポートのデータメモリを備
えることによってトータルパフォーマンスのよい演算処
理装置を得ることができる。
従来の技術て述べたように、その処理に要するサイクル
比が１：５程度である。よって、そのような乗算器及び
除算器を備え、かつ各演算要素が並列処理を行えるよう
に内部レジスタとしてマルチポートのデータメモリを備
えることによってトータルパフォーマンスのよい演算処
理装置を得ることができる。
実施例
第１図に本発明の実施例を示す。１はマルチポートのデ
ータメモリ、２．３はそれぞれ乗算器、除算器、４はそ
れ以外の演算要素として例えば加減算器、５．６．７は
レジスタである。ここで各演算要素は６４ビツトのデー
タを扱うものきし、また乗算器２と除算器３は内部論理
として冗長度の存するＳＤ表示を用いて演算処理を行う
ものである。また、各演算要素は通常の２進数のデータ
を受は取り、通常の２進数のデータを出力する。
ータメモリ、２．３はそれぞれ乗算器、除算器、４はそ
れ以外の演算要素として例えば加減算器、５．６．７は
レジスタである。ここで各演算要素は６４ビツトのデー
タを扱うものきし、また乗算器２と除算器３は内部論理
として冗長度の存するＳＤ表示を用いて演算処理を行う
ものである。また、各演算要素は通常の２進数のデータ
を受は取り、通常の２進数のデータを出力する。
既に従来例で述べたように、このような乗算器２と除算
器３はそれぞれ約３０段と約２１０段で演算処理を行う
ことができる。ここで演算処理装置を動かすクロックを
５．０ｎｓとする。このようにして、周波数の高いクロ
ックを用いて乗算と除算の処理に要するサイクル比を１
：５に抑えトータルパフォーマンスを向−」二させるこ
とができる。
器３はそれぞれ約３０段と約２１０段で演算処理を行う
ことができる。ここで演算処理装置を動かすクロックを
５．０ｎｓとする。このようにして、周波数の高いクロ
ックを用いて乗算と除算の処理に要するサイクル比を１
：５に抑えトータルパフォーマンスを向−」二させるこ
とができる。
以下この点について詳細に説明する。今、除算器が演算
処理を実行中であり、命令の待ち行列も除算命令でいっ
ばいになっているとする。このとき、他の演算要素は演
算命令を受は取ることかできないが、遅くとも５サイク
ル後には待ち行列の１つが空き、そこを使って演算命令
を受は取り、除算器との並列処理を進めることができる
。また、この空いた待ち行列に除算命令が入ったとして
も、やはり最低５サイクル後には並列処理を行うことが
できる。このように、従来のものよりも高速なりロック
を用い、更に従来のものよりも効率よく並列処理ができ
るため、演算処理装置としてのトータルパフォーマンス
は格段に向上する。
処理を実行中であり、命令の待ち行列も除算命令でいっ
ばいになっているとする。このとき、他の演算要素は演
算命令を受は取ることかできないが、遅くとも５サイク
ル後には待ち行列の１つが空き、そこを使って演算命令
を受は取り、除算器との並列処理を進めることができる
。また、この空いた待ち行列に除算命令が入ったとして
も、やはり最低５サイクル後には並列処理を行うことが
できる。このように、従来のものよりも高速なりロック
を用い、更に従来のものよりも効率よく並列処理ができ
るため、演算処理装置としてのトータルパフォーマンス
は格段に向上する。
発明の効果
本発明では、特許請求の範囲に記載の構成によって、高
速なりロックを用いて、乗算器と除算器の演算処理に要
するサイクル比を１：５に抑えることによってｌ・−タ
ルパフォーマンスの高い演算処理装置を実現することが
できる。
速なりロックを用いて、乗算器と除算器の演算処理に要
するサイクル比を１：５に抑えることによってｌ・−タ
ルパフォーマンスの高い演算処理装置を実現することが
できる。
第１図は本発明の演算処理装置の一実施例を示したブロ
ック図、第２図は従来例の演算処理装置のブロック図、
第３図は従来例の演算処理装置の他の例のブロック図で
ある。 １・・・・・・データメモリ、３・・・・・・乗算器、
４・・・・・・除算器、５〜７・・・・・・レジスタ。
ック図、第２図は従来例の演算処理装置のブロック図、
第３図は従来例の演算処理装置の他の例のブロック図で
ある。 １・・・・・・データメモリ、３・・・・・・乗算器、
４・・・・・・除算器、５〜７・・・・・・レジスタ。
Claims (1)
- 演算要素として、内部論理として冗長度の存する符号付
きデジット（ＳＤ）による数表示を用いた乗算器及び除
算器を備え、かつ、各２の演算器が独立に動作できるよ
うに内部レジスタとしてマルチポートのデータメモリを
備えたことを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083303A JPH01255031A (ja) | 1988-04-05 | 1988-04-05 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083303A JPH01255031A (ja) | 1988-04-05 | 1988-04-05 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01255031A true JPH01255031A (ja) | 1989-10-11 |
Family
ID=13798643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083303A Pending JPH01255031A (ja) | 1988-04-05 | 1988-04-05 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01255031A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167028A (ja) * | 1983-09-29 | 1985-08-30 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | マルチデ−タ路のｃｐｕア−キテクチヤ |
| JPS6148037A (ja) * | 1984-08-13 | 1986-03-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 浮動小数点演算装置 |
-
1988
- 1988-04-05 JP JP63083303A patent/JPH01255031A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60167028A (ja) * | 1983-09-29 | 1985-08-30 | タンデム コンピユ−タ−ズ インコ−ポレ−テツド | マルチデ−タ路のｃｐｕア−キテクチヤ |
| JPS6148037A (ja) * | 1984-08-13 | 1986-03-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 浮動小数点演算装置 |
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