JPS63197217A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ処理装置に関し、特に複数の演算器を備
え並列処理を行なうことが可能であるデータ処理装置に
関するものである。

従来の技術 データ処理装置においては、演算速度の向上をはかるこ
とが重要である。この目的のためには個々の演算器の演
算速度を向上させることが必要であるとともに、複数の
演算器を使用し、演算を並列的に行なうデータ処理装置
が使用されている。

このよ５なデータ処理装置において問題となるのは、各
演算器間のデータの授受の方法であシ、その１つの方法
として、各演算器の間全スイッチングネットワーク、た
とえば、クロスバ−ネットワーク、リングネットワーク
あるいはハイパーキエーブなどにより結合する方法（た
とえば［並列計算機Ｊ　Ｒ，Ｗ、　Ｈｏｃｋｎｅｙ他著
、奥用峻史他訳、共立出１版（１９８４）、Ｐ、１２０
）が採用されたり、最近接の演算器間のみでデータの授
受を行なう方法が採用されてきた。

第６図に示すのは、従来の技術によるデータ処理装置の
ブロック図である。Ｎ個の演算器３０がそれぞれＮ個の
メモリバンク３２に接続されており、前記のＮ個の演算
器はスイッチングネットワーク３１により互いに接続さ
れている。以上の資源は制御部３３からの制御信号線３
４により制御されている。このような従来のデータ処理
装置においては、各演算器３０における演算として比較
的長い演算処理を前提としており、それぞれの演算器に
おける演算に要する時間が、各演算器間のデータ転送に
要する時間に比較して十分に長い場合を想定しているた
め、それぞれの演算器における演算が短時間で終了する
ものである場合、演算器間のデータの転送に要する時間
の割合が、全体のデータ処理に要する時間に比較して大
きくなり、データ処理装置の全体としての効率は低下す
る傾向にあるという問題点がある。

一方、それぞれの演算器における演算の単位として加減
乗除算あるいは、そのような演算をパイプライン処理に
より演算する場合における各パイプラインステージを１
つの演算単位として並列演算を行なうデータ処理装置が
あり、その例としてｃｎｃ社ＣＹＢＩＣＲ２ｏｓ　（前
記「並列計算機」Ｐ、７２）がある。第６図にＣＹＢＩ
ＣＲ２０５のスカラーユニットの部分のブロック図を示
す。単位演算器として、加算器４０．乗算器４１．論理
演算器４２．シングルサイクル４３．平方根・除算器４
４金持ち、前記のそれぞれの単位演算器は、データバス
４９によりレジスタ４７に接続されている。前記レジス
タ４９は、ロードストア部４６を介してメモリ部４８に
接続されている。第６図に示したブロック図においては
、前記の単位演算器とメモリ部４８との間は、６１２ビ
ット幅の高いメモリバンド幅の結合路により接続されて
おり前述したような演算器間のデータ転送に起因する性
能低下を回避している。

発明が解決しようとする問題点 以上に述べた従来の技術は、データ処理装置を個別の部
品を使用して構成することを前提としているため、デー
タ処理装置の高集積度化をはかるために、集積回路装置
化をはかる場合には、上記のように、個別の部品ｔｉ用
してデータ処理装置を構成する場合に比較して、個々の
集積回路装置の集積度が、ピン数、チップサイズ。微細
１工の技術等により制約を受けるため、資源を有効に利
用できるようなアーキテクチャを採用しなければならな
い。たとえば、前記の従来のデータ処理装置の例におい
ては、６１２ビット幅のデータバスの集積回路装置への
集積は困難である。

問題点を解決するための手段 本発明は、少なくとも３つの演算器を備えた演算器にお
いて、前記の演算器における演算に要するマシンサイク
ル数が異なる場合に、マシンサイクル数が最少ではない
演算器の入力同志および出力同志を切り替えてマルチポ
ートレジスタに接続することによシ、演算器のポート数
の合計がマルチポートレジスタのポート数よりも多い場
合にも、マルチポートレジスタへのアクセスが効率的に
なるようにデータ処理装置を構成するものである。

作用 本発明は前記した構成により、演算に要するマシンサイ
クル数が最少ではない演算器の入力同志および出力同志
全切り替えることにより、マルチポートレジスタの入出
力ポートのトラフィックを増大させ、マルチポートレジ
スタとのメモリバンド幅の利用率を高めることを可能と
する。このような構成をとった結果として、同一のメモ
リトラフィックに対して、少ないポート数のマルチポー
トレジスタを利用することが可能であり、マルチポート
レジスタのハードウェアの大きさを小さくすることが可
能である。また、演算器のすべての入出力端子全マルチ
ポートレジスタと結合する必要がないので、集積回路装
置内においてのデータバスの配線量が減少し、集積回路
装置のチップ面積の縮少に寄与する。

実施例 第１図は本発明の第１の実施例におけるデータ処理装置
のブロック図である。第１図において、１．２．３はそ
れぞれ、第１．第２および第３の演算器、４はマルチポ
ートレジスタ、６，７は入力デマルチプレクサ、８は出
力マルチプレクサ、９．１０，１２．１３は読み出しポ
ート、１１゜１４は書き込みポート、６は制御器、１６
は制御信号である。第１図において、第１の演算器にお
ける演算に要するマシンサイクル数が最少であり、第２
および第３の演算器におけるそれぞれの演算に要するマ
シンサイクル数よシも少ないとしている。ここでは説明
の都合上、第１．第２および第３の演算器においての演
算に必要なマシンサイクル数をそれぞれ、１．２．４と
する。第２および第３の演算器の入力端子にはデマルチ
プレクサ６゜７により、それぞれ、マルチポートレジス
タ４の読み出しポート１２および１３からの出力を切り
換えて入力することが可能である。また、前記の第２お
よび第３の演算器の出力端子からのデータは、マルチプ
レクサ８によシ選択され、いずれか一方が、マルチポー
トレジスタ４の書き込みポート１４に入力することが可
能である。

第２図に、第１図に示すデータ処理装置においての各演
算器およびマルチポートレジスタ４の各入出力ポートの
マシンサイクル毎の利用を示したタイムチャートラ示す
。第１マシンサイクルにおいて、第１の演算器１への入
力が読み出しポート９および１ｏに読み出され（ｉｌ）
るのと同時に、第２の演算器２への入力が読み出しポー
ト１２および１３に読み出される（１５）。第２のマシ
ンサイクルにおいて、前記の第１の演算器１への入力が
第１の演算器に入力され演算が行なわれる（ｅｌ）とと
もに第２の演算器２への入力は、それぞれ、デマルチプ
レクサ−６および７を通って第２の演算器２に入力され
演算が行なわれる（０５）。ここで、前記の第１の演算
器１においての演算（ｅｌ）には１マシンサイクル全要
するので第２のマシンサイクル中において演算が終了す
るが、前記の第２の演算器２における演算には２サイク
ルを要するため、第２のマシンサイクルのみでは演算は
終了せず第３のマシンサイクルにおいて終了する。第２
のマシンサイクルにおいては、第１の演算器１への入力
が前記したのと同様な方法で読み出される（１２）のと
同時に、第３の演算器３への入力が読み出しポート１２
および１３に読み出される（１４）。

第３のマシンサイクルにおいては、前記の第１の演算器
１における演算（ｅｌ）の結果が出力され（θ１）、前
記の第１の演算器１における第２の演算（ｅｌ）が行な
われる。同時に第２の演算器２への入力が前記したのと
同様な方法で読み出される（１５）。また、第２の演算
器２においては、演算（ｅ５）の第２マシンサイクル目
が実行され、第３の演算器３においては、演算（ｅ４）
の第１マシンサイクル目が実行される。

第４のマシンサイクルにおいては、前記の第１の演算器
１の第２の演算（６２）の結果が出力される（θ２）と
同時に第２の演算器における演算（ｌｓ）の結果が出力
される（θ３）。また、同時に、第２の演算器２におい
ては、演算（ｅ５）の第１マシンサイクル目が実行され
、第３の演算器３においては、演算（ｅ４）の第２マシ
ンサイクル目が実行される。

以上のようにして演算およびマルチポートレジスタの読
み出しおよび書き込みが行なわれ、第６マシンサイクル
において、前記の第２の演算器２における演算の結果が
出力され（θ５）、第７マシンサイクルにおいて、前記
の第３の演算器３における演算の結果が出力される（θ
４）。

以上に述べた本発明の第１の実施例におけるデータ処理
装置においては、前記のデータ処理装置に対しての外部
からのデータ入力端子、あるいは外部へのデータ出力端
子を設けていないが、第３図に示す本発明の第２の実施
例におけるデータ処理装置においては、これらを設けて
いる。

第３図において、２０はマルチポートレジスタ、２１お
よび２２はそれぞれ第１および第２の演算器、２γおよ
び２８はマルチポートレジスタ２゜の読み出しポート、
２９はマルチポートレジスタ２ｏの書き込みボ・−ト、
２３は前記の読み出しポート２７の出力をデータ出力端
子２６あるいは前記の第１の演算器２１の第１のデータ
入力端子６０へ切り換えるためのデマルチプレクサ、２
４はデータ入力端子２６あるいは前記の第１の演算器２
１の出力６２を切シ換えて前記の書き込みポート２９に
接続するマルチプレクサ、６１は前記の第１の演算器２
１の第２のデータ入力端子である。

ζこで、第１の演算器１にお−て紘、２つの入力値を加
えて和を出力゛する加算と、１つの入力値の符号を反転
する反転と、２つの入力値の差を求め、差が負である場
合にステータス値をセットする比較の３つの演算を行な
うことが可能であるとする。なお、ステータス値をセッ
トするレジスタは第３図には示していない。また、説明
の便のため、前記のマルチポートレジスタ２ｏの読み出
しポート２７および２８のそれぞれをム、Ｂ１゛また書
き込みポート２９’ｉＣと呼ぶことにする。

第４図に、第３図に示した本発明の第２の実施例におけ
るデータ処理装置においての各マシンブイクル毎のパイ
プライン動作の一例を示すタイムチャートを示す。

第４図において、第１のマシンブイクルでは、前記の第
１の演算器２１への２つの入力が前記マルチポートレジ
スタ２ｏの読み出しポートム２７およびＢ２８に読み出
される。続いて、第２のマシンサイクルにおいては、デ
マルチプレクサ２３全通して前記の読み出しポートム２
７のデータが前記第１の演算器２１の第１のデータ入力
端子６ｏに入力され、また、読み出しポートＢ２Ｂのデ
ータが前記第１の演算器２１の第２のデータ入力端子６
１に入力され、前記第１の演算器２１において加算が行
なわれる。また、同時に、前記のマルチポートレジスタ
の２つの読み出しポートには、新たなデータが読み出さ
れる。

第３のマシンサイクルにおいては、第２のマシンサイク
ルにおいて読み出されたデータが、前記したのと同様に
前記の第１の演算器２１に入力され、比較が行なわれる
。同時に、前記の読み出しポートム２７には、データ出
力端子２６に出力すべきデータが読み出され、読み出し
ボー）３２８には、新たなデータが読み出される。また
、データ入力端子２６には、書き込み世のデータが加え
られる。また、第２のマシンサイクルにおいて加算され
た結果が前記の第１の演算器２１のデータ出力端子５２
に出力され、マルチプレクサ２４により選択され、前記
マルチポートレジスタ２ｏの書き込みボー）０２９から
書き込まれる。

第４のマシンサイクルにおいては、前記の読み出しポー
トム２７に読み出されたデータがデマルチプレクサ２３
を通じてデータ出力端子２６に出力される。また、前記
の読み出しボー）Ｂ２８に読み出されたデータは、前記
の読み出しポートＢ２８に読み出されたデータが前記の
第１のデータ入力端子６１に入力され、反転演算が行な
われる。また、第３のマシンサイクルにおいてデータ入
力端子２６から入力されたデータは、マルチプレクサ２
４を通じて、前記の書き込みポート０２９から書き込ま
れる。また、以後の演算で使用されるデータが読み出さ
れる。

第６のマシンサイクルにおいて、前記の第４のマシンサ
イクルにおいて反転演算された出力が、前記のマルチプ
レクサ２４を通じて、前記のマルチポートレジスタ２０
の書き込みボー）０２９から書き込まれる。

以上のように、ここに述べた２つの実施例にょれば、少
ないマルチポ・−トレジスタのポート数によっても高い
メモリバンド幅全実現することができる。

なお、ここに述べた２つの実施例においては、演算器へ
の入力オペランドの転送を、演算と同一のマシンサイク
ルにおいて行なうものどしたが、°マルチボ・−トレジ
スタからの読み出し２サイクルと同一のマシンサイクル
において行なってもさしつかえないし、また、演算の結
果の転送は、上記の実施例に述べたように、マルチポー
トレジスタへの１き込みサイクルと同一でなく、演算と
同一のマシンサイクルにおいて行なってもさしつかえな
いのは言うまでもない。

発明の詳細 な説明したように、本発明によれば、少ないマルチポー
トレジスタのポート数によっても十分なメモリバンド幅
を実現することができ、バードウＬアの量あるいは演算
器間のデータバスの配線数を減少させることが可能であ
り、その実用的効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデ・−夕処理装置の
ブロック図、第２図は第１図に示す実施例における各演
算器およびマルチポートレジスタの書き込みポート及び
読み出しポートの各マシンサイクルにおける動作を示す
パイプラインのステージ金示す図、第３図は本発明の他
の実施例のデータ処理装置のブロック図、第４図は第３
図に示す実施例における各演算器およびマルチポートレ
ジスタの書き込みポート及び読み出しポート、さらにデ
ータ入力・出力端子の各マシンサイクルにおける動作を
示すパイプラインのステージを示す図、第６図は従来の
データ処理装置のブロック図、第６図は従来の他のデー
タ処理装置のブロック図である。 ４・・・・・・マルチポートレジスタ、６・川−・制御
部、６．７・・・・・・入カデマルチブレクサ、８・・
・・・・出力マルチプレクサ、９１１０　＠　１２　、
１３・川・・圧み出しポート、１１．１４・・・・・・
書き込みポート。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名６．
７−人力チマル＋ブレク丈 ８−　妃カマルチプレクプ ９、１０．　Ｉ、？、　７３−１み出しポート！１．１
４−ｔテ込みポート ｗｃ　ｌ　図 ４　　ａ！！！　ｇ　　−樫　鰹　竺 第３図 η ナーク入７７１１） 寸　　　　　　　　　仝　　ｉ　　〒ｔ　　や−　　’
ｌｈ　　　’Ｉト第５図 第６図 ｉ９

Claims (4)

【特許請求の範囲】
1. （１）マルチポートレジスタと少なくとも３つの演算器
   と第１の選択手段および第２の選択手段を備え、前記マ
   ルチポートレジスタは、少なくとも２つの読み出し可能
   ポートおよび少なくとも２つの書き込み可能ポートを備
   え、前記の少なくとも３つの演算器には、第１の演算器
   、第２の演算器および第３の演算器が含まれ、同一の種
   類の演算あるいは異なった種類の演算を実行することが
   可能であり、前記の第１の演算器における演算に要する
   マシンサイクル数が、前記の第２の演算器における演算
   に要するマシンサイクル数および前記の第３の演算器に
   おける演算に要するマシンサイクル数のいずれよりも多
   くなく、前記の第１の選択手段は、前記のマルチポート
   レジスタの読み出し可能ポートからの出力を前記の第２
   の演算器のデータ入力端子あるいは前記の第３の演算器
   のデータ入力端子のいずれかに切り換える機能を備え、
   前記の第２の選択手段は、前記の第２の演算器のデータ
   出力端子あるいは前記の第３の演算器のデータ出力端子
   のいずれかを選択して前記のマルチポートレジスタのデ
   ータ書き込み可能ポートに接続する機能を有してなるデ
   ータ処理装置。
2. （２）第１の演算器が加算および減算の機能を備え、第
   ２の演算器が乗算の機能を備え、第３の演算器が除算の
   機能を備えている特許請求の範囲第１項に記載のデータ
   処理装置。
3. （３）マルチポートレジスタのデータ読み出し可能ポー
   トを、データ処理装置外へのデータ出力端子に接続する
   手段を有する特許請求の範囲第１項に記載のデータ処理
   装置。
4. （４）マルチポートレジスタのデータ書き込み可能ポー
   トを、データ処理装置外からのデータ入力端子に接続す
   る手段を有する特許請求の範囲第１項に記載のデータ処
   理装置。