JPS62214464A - データ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ（Ｍ　Ｐ　Ｕ　：　Ｍｉｃ
ｒ。

Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）とコプロセッサ（ｃ
ｐ：Ｃｏｐｒｏｃｅｓｓｏｒ）の結合方式に係り、特に
密結合のＣＰに好適なコプロセッサ結合方式に関する。

〔従来の技術〕

１６ビツト或いは３２ビツトのマイクロプロセッサシス
テムでは、Ｆ　Ｐ　Ｕ　（Ｆｌｏａｔｉｎｇ　Ｐｏ１ｎ
ｔｔｈｉｔ　：浮動小数点演算ユニット）などのコプロ
セッサを用意し、数値演算の高速化を図っている。

これに伴い、ＭＰＵとコプロセッサの結合方式が問題と
なっており、従来からいくつかの方法がなされている。

従来からの方式として、特開昭５９−２０１１５４号の
背景技術にも記載されている通り、３つの方式があり、
これに加え、特開昭５９−２０１１５４号で示される第
４の方式がある。第１の方式は、特開昭５９−２０１１
５４号に示されるように、インテル社８０８６プロセツ
サの命令を監視してＣＰ用の命令を探すインテル８０８
７数値データプロセツサがその例である。

この実施には、ＣＰがＭＰＵの命令待ち行列を追跡でき
るようにするために重要なハードウェアがＣＰ内に必要
である。第２の方式は、特開昭５９−２０１１５４号に
示されるように、第１の方式の場合と同様に、ＣＰにお
けるハードウェアの重要な重複を必要とする。

第３の方式では、特開昭５９−２０１１５４号に示され
るように、ナショナルセミコンダクタ社Ｎ　Ｓ　１６０
００用ＣＰがＭＰＵに従属しており、ＣＰとメモリ間の
転送はＭＰＵを介しておこなっている。

第４の方式は、特開晴晴５９−２０１１５４号に示され
るように、専用信号を必要としないで、ＣＰによる命令
の実行を′ＦＡ！！できるが、特開昭５９−２０１１５
４号のＦ’１ｇ１４．Ｆｉｇ１５に示されるように、Ｃ
Ｐとメモリ間の転送はＭＰＵを介しておこなわれていた
。

〔発明が解決しようとする問題点〕

従来のＦ　Ｐ　Ｕの演算速度は、例えばモトローラ社Ｍ
Ｃ６８８８１はモトローラセミコンダクタニュース第１
．１号（１９８５年５月発行）に示されるように、６４
ビット浮動小数点の乗算が５．８　μｓ　（１６，６７
ＭＨｇ）かかつていた、したがって、前記特許の方式に
よっても、ＭＰｔＪとＦ’ＰＵのインターフェイスのオ
ーバヘッドは相対的にみると小さくなるが、むしろ前記
公開特許出願に記載の方式のようにＭＰＵとＦＰＵのイ
ンターフェイスを汎用化しておくことにメリットがあっ
た。

、しかし、半導体技術の進歩に伴い１乗算器などを集積
化することによってＦＰＵの演算速度は、６４ビット：
４動車数点乗算でも、ダイジェスト・オブ・アイ・ニス
・ニス・シー１８５．ｆｆ１１６Ｘから第１７頁（Ｄｉ
ｇｅｓｔ　ｏｆ　ｌ５ＳＣＣ’　８５　ｐ　１６〜ｐ１
７）に示されるように、１８０ｎｓ程度で可能となりつ
つある。

このような高速ＦＰＵを用いる場合、前記特許の方式を
用いると、演算時間に比ベインターフェイスのオーバヘ
ッドが大きく、ＦＰＵを高速化した効果が現われにくく
、高速ＦＰＵとの結合という面での配慮が不十分であっ
た。

このような高速ＦＰｔ］を用いる場合、第１．第２の方
式では、ＦＰＵとメモリ間転送は１バスサイクルで実現
できるものの、ＣＰ内にＦＰＵと本来の演算とは無関係
なハードウェアが必要であり、集積度の面からＦＰＵの
高速化が十分できないという問題がある。

一方、第３．第４のコプロセッサ方式では、ＦＰＵとメ
モリ間の転送がＭＰＵを介するため、２バスサイクル必
要となり、ＦＰＵを高速化してもシステム全体の性能向
上につながりにくいという欠点があった。

本発明の目的は、ＣＰとメモリ間の転送を１バスサイク
ルでおこない、かつＣＰ内に本来の機能とは無関係なハ
ードウェアを必要としないＭＰＵとＣＰの結合方式を提
供することにある。

〔問題点を解決するための手段〕

上記目的は、ＭＰＵの出力信号ビンとして、Ｃｙｃｌｅ
）を有し、ＭＰＵの入力信号ピンとして（１）かを示す
信号（ＣＰＳＴ　：　Ｃｏｐｒｏｃｅｓｓｏｒ　５ｔａ
ｔｕｓ）を有することにより達成される。

ＭＰＵ内の特定のレジスタによって切り分けることによ
り達成される。

〔作用〕

メモリからＣＰへのオペランド転送をおこなうをアサー
トしてＣＰに対してデータの取り込みを指示し、１バス
サイクルでメモリとＣＰの転送をおこなう。

同様に、ＣＰからメモリへデータを転送する場合、ＭＰ
Ｕは通常のメモリライトの信号に加え、ＣＰＣＹＣＬ信
号をアサートしてＣＰに対してデータの出力を指示し、
１バスサイクルでメモリとＣＰの転送をおこなう。

これによって、ＣＰ内に重大なハードウェアの重複をお
こなうことなく、１バスサイクルでメモリとＣＰの転送
が可能となる。

〔実施例〕

以下、本発明の一実施例を数値演算コプロセッサＦＰＵ
を例にとり、図面を用いて説明する。

第１図に、ＭＰＵＩ、ＣＰ２．メモリシステム３、アド
レスバス４．データバス５の接続例を示す。第１図にお
いて、ＭＰＵ１が出力し、コプロセッサ２が入力する信
号は、従来と同様のアドレスＡ４−２．データＤ３１〜
Ｄｏ、アドレスストローブ信号（ＡＳ）、リード／ライ
ト信号（Ｒ／である。

ＭＰＵＩが出力し、メモリシステム３が入力する信号は
、従来と同様のアドレスＡ３１〜Ａ２゜データＤ３１〜
ＤＯ，アドレスストローブ信号コプロセッサ２が出力し
、ＭＰＵＩが入力する信号に相当する）。従来にないコ
プロセッサ状態である。

コプロセッサ２が出力し、メモリシステム３が入力する
信号は、データＤ３１〜Ｄｏデータ転送完了信号（ＤＣ
）である。

メモリシステム３が出力し、ＭＰＵＩが入力する信号は
０３１〜ＤＯ、データ転送完了信号（Ｄ　Ｃ）である。

メモリシステム３が出力し、コプロセッサ２が入力する
信号はＤ３１〜ＤＯ、データ転送完了信号（ＤＣ）であ
る。

ＭＰＵが数値演算命令をフェッチしたとき、これをデコ
ードし、対応する指令をＣＰへ伝える。

第２図は、算術演算命令の命令フォーマットの一例を示
す。命令の先頭４ビツトＩＤが１１００のときＣＰ量関
係命令であることを表わす。

この命令フォーマットは、実効アドレスＥＡＩで示され
るオペランドと実効アドレスＥＡ２で示されるオペラン
ドに対し、ＯＰで示される演算（オペレーション）を実
行し、ＣＰ内部のレジスタまたはスタックに格納するた
めのものである。

プロセッサ番号Ｐ　Ｉ　Ｄ　（Ｐｒｏｃｅｓｓｏｒ　Ｉ
ｄｅｎｔｉｆｉｃａｔｉｏｎ）は３ビツトあり、命令を
実行させるＣＰの番号を示す。ＣＰは同時に８個まで接
続可能である。エビットは第２図に示すようにオペラン
ドが整数か非整数かを示す。すなわち、Ｉ＝１のときサ
イズビットＳｚ　＝００，０１，１０．１１によって、
それぞれ、８，１６，３２．６４ビツトの整数を表わす
。Ｉ＝Ｏのとき、Ｓｖ　＝００，０１，１０゜１１によ
って、それぞれ３２，３４．８０ビツトの浮動小数点な
らびにバイナリ・コーテッド・デミカルＢ　ＣＤ　（Ｂ
ｉｎａｒｙ　Ｃｏｄｅｄ　Ｄｅｃｍｉｃａｌ）データを
表わす、ｌ！！数から浮動小数点への変換はｃｐ内部で
演算に先立っておこなわれる。ＦＡＩ、ＥＡ２は、それ
ぞれソースオペランド、デスティネーションオペランド
の実効アドレスを表わす。ＦＡＩ。

ＥＡ２として、レジスタ直接形式が指定された場合、Ｃ
Ｐのレジスタを表わす。ＯＰは加算、乗算などの演算を
関すオペレーションフィールドである。ＳＺは既に説明
したようにデータのサイズを表わす、内部の演算はＳＺ
に関係なく、浮動小数点の場合、８０ビツトで実行され
る。

第３図はＭＰＵからＣＰへ送られる指令語のフォーマッ
トの一例を表す、ＣＰオペレーションｃｐｏｐとして８
ビット割り付けられている。　ｃｐｓ＾。

ＣＰＩ）Ａはそれぞれ、コプロセッサソースアドレス。

コプロセッサデスティネーションアドレスを表し、それ
ぞれ４ビツト長である。アドレス形式を示すＭＯＤフィ
ールドは、ＣＰＳＡ、　ｃｐｏ＾の詳細を表す。

コプロセッサソースオペランドは、ビット１５゜１４が
ＯＯのとき、ＣＰＳＡで示されるＣＰ内のレジスタとな
り、０１のときＣＰ内のスタック、１１のとき外部メモ
リとなり、１１は禁止である。ビット１５．１４が００
以外では、第３図のＣＰＳＡは意味を持たない。コプロ
セッサデスティネーションオペランドは、ビット１３．
１２がＯＯのときＣＰＤＡで示されるＣＰ内のレジスタ
を表わし、０１のときスタックを表わす。１０．１１は
禁止である。ＣＰＳＡとしてスタックが指定された場合
、ＣＰ内のスタックポインタは１だけ加えられ、ＣＰＤ
Ａとしてスタックが指定された場合はスタックポインタ
は１だけ減じられる。

第３図の指令語の１１〜０ビツトＺはオールＯである。

第４図は、ＣＰ内のレジスタとメモリ間の転送をおこな
うための命令（ＣＰＭＯＶＥ）フォーマットの一例であ
る。同時に、命令とエビット、ソースオペランド描定（
ＳＡ）、デスティネーションオペランド措定（ＤＡ）な
らびに、実際に選択されるオペランドの関係について示
す、この形式は第２図のフォーマットと同一であり、各
フィールドの意味は、ソースアドレスＳＡ、デスティネ
ーションアドレスＤＡにレジスタ直接形式を措定したと
き以外は、第２図と等しい。

すなｈち、ＰＭＵ内のレジスタ（整数値）とＣＰ内のレ
ジスタ（浮動小数点）の転送を可能とするため、　ＣＰ
ＭＯＶＥｔｏ　ＣＰ　Ｒ命令においてＩ＝１（整数値）
のとき、ソースオペランドとしてＭＰＵレジスタの指定
を可能とした。またＣＰＭＯＶＥｆｒｏ＋＊ｃＰＲ命令
においてＩ＝０（浮動小数点）のときデスティネーショ
ンオペランドとしてＭＰＵレジスタの指定を可能とした
。データ転送この他の組合せでは、レジスタ直接が指定
された場合ＣＰレジスタが選択される。

例えば、　ＣＰＭＯＶＥ　ｔｏ　ＣＰ　Ｒ命令において
、■ビット＝０（浮動小数点フォーマット）のとき、・
ソースオペランドとしてメモリ（Ｍ）を、デスティネー
ションオペランドとしてＭＰＵレジスタＣＲ）を指定し
た場合、メモリからＣＰレジスタ（ＣＰＲ）へ浮動小数
点データが転送される。

またＣＰＭＯＶＥ　ｆｒｏ＋ｍ　ＣＰ　Ｒ命令において
、エビット＝０（整数フォーマット）でソースオペラン
ドとデスティネーションオペランドの両方にレジスタを
指定することは、禁止されている。

ＣＰＭＯＶＨ命令の指令語のフォーマットを第５図に示
す。フォーマットは第３図と同じであるが、ＭＯＤフィ
ールドの割付けが異なる。すなわち、ビット１５．１４
あるいはビット１３．１２においてＯＯがＣＰレジスタ
、０１が禁止、１０がメモリ、１１がＭＰＵレジスタを
表わす。ＭＰｔＪレジスタが指定された場合、ＣＰは整
数、浮動小数点の型変換をおこなう。

第６図は、ＣＰ内の複数のレジスタとメモリ間の転送を
おこなう命令（ＣＰＭＯＶＭ）のフォーマットである。

この命令は、６バイト長であり、先頭の８ビツトでＣＰ
オペレーションを指定し、その直後に１６ビツトのレジ
スタリスト（ＲＬ）が続く６各フイールドの意味は、第
２図のフォーマットと同一である。但し、第２バイト（
ビット２３〜１６）Ｚ２はオールゼロである。

ＣＰＭＯＶＭ命令においてｌＭＰＵからＣＰへ送る指令
語のフォーマットを第７図に示す、１８〜２３ビツトｚ
３はオールゼロである。第７図において。

アドレスモ・−ドを示すＭＯＤフィールドのビット１９
．１８，１７．１６が、００１０のときは、ＣＰＭＯＶ
ＥＭ　ＣＰ　Ｒｔｏ　Ｍｅｍｏｒｙとなり、１０００の
ときは。

ＣＰＭＯＶＥＭ　Ｍｅｍｏｒｙ　ｔｏ　ＣＰ　Ｒとなる
。これ以外のパターンは禁止である。　。

第８図は、ｃｐ用の条件分岐命令（ＣＰ　Ｂ　ｃｃ）の
命令フォーマットの一例である。この命令はＣＰ内の条
件が成立するかどうかによって分岐する命令である。第
８図において、ＰＩＤ、ＯＰの意味は第２図のフォーマ
ットと同一である。２４〜１６ビツトＺ４はオールゼロ
である。ディスプレイスメント・レングスＬ　Ｇ　（Ｄ
ｉｓｐｌａｃｅｍｅｎｔＬａｎｇｔｈ）はディスプレー
スメント（ｏｒｓｐ）のサイズを示すもので、第８図に
示すように１６．３２゜６４ビツトサイズを選択する。

分岐の条件はＣ０ＮＤで表わされる。

第９図は、ｃｐの条件分岐命令実行の際に、ＭＰＵから
ＣＰへ送られる指令語のフォーマットであり、下位６ビ
ツトに条件Ｃ０ＮＤが指定される。５〜２３ビツトＺ５
はオールＯである。

次に、Ｍ　Ｐ　ＵとＣＰが共同して処理をするために必
要な信号線について説明する。ＭＰＵの信号線として、
ＣＰに関係するものを第１表にまとめる。ＣＰの（！　
＋１ｔｌＡとして、ＭＰＵとのインターフェイスに必要
な信号線を第２表にまとめる。

第１表 第２表 第１０図に、算術演算命令／初等関数命令を実行する場
合の、バスオペレーションの１例を示す。

第１０図で示されるように、３個のフェーズに分けられ
る。すなわち、コマンドフェーズＰｌ、フェッチフェー
ズＰ２ｙ実行フェーズｐ３である。

コマンドフェーズは、所定のＣＰを選択し、実行の指命
を与えるフェーズである。コマンドフェーズのフローチ
ャートを第１１図に示す、第１１図に示されるように、
ＭＰＵはアドレスバス上にＣＰのプロセッサ番号ＰＩＤ
ＩＯＩ、データバスをアサートしてコマンドフェーズで
あることを示し、Ｒ／Ｗ信号をローレベルにする（１１
１）。

そして、ＣＰがＤＣをアサートするのを待機する。

インピーダンス、ネゲート、ハイレベルにしてもせでも
よい、ＣＰは、ＣＰＳのローレベルを受は取ると、自分
自身のＩＤ番号とアドレスバス上のＰＩＤとを比較しく
１１３）、一致した場合には。

語を取り込んでＤＣをアサートする（１１５）。

ると、データ線を高インピーダンス状態にして（１１６
）、コマンドフェーズを終了する（１１７）。

フェッチフェーズは、ＣＰが必要とするデータをメモリ
からフェッチするフェーズである。第１２図にフェッチ
フェーズのフローチャートの一例を示す。ＭＰＵはアド
レス線にオペランドアドレス１０３を出力し、ＣＰＣＹ
ＣＬをアサートして、ＣＰに対しデータ転送サイクルで
あることを知らをアサートし、メモリシステムがＤＣ信
号をアサートするのを待機する（１２１）、・ インピーダンス、ネゲート、ネゲートしてもよいし、Ｄ
Ｃがアサートされてから変化させてもよい。

メモリシステムＭは、従来のマイコンシステムと同様に
して、アドレスバスで示されるメモリの内容をデータバ
スに出力し、ＤＣ信号をアサートする（１２４）。ＣＰ
はＤＣ信号がアサートされたことを検出すると、データ
バス上のデータをｃｐ内へ取り込む（１２５）。Ｍ　Ｐ
　ＴＪとｃｐがＤＣ信号のローレベルを検出したとき、
オペランドフェッチが終了する（１２７）。

６４ビツトの浮動小数点データを、３２ビツトのバスを
使ってメモリからＣＰへ転送する場合、第１０図のフェ
ッチフェーズは２回くり返されることになる。この場合
、第１２図のシーケンスが２回くり返される。

ＣＰは必要なオペランドを受は取ったあと、算術演算や
初等関数の演算などをおこなう。このフ終了をＭＰＵへ
知らせる。

ここで、第】０図のタイミングチャート、第１１図およ
び第１２図のフローチャートを実現する論理回路の一例
をｌＭＰＵとＣＰについて示する。

第１３図はＭＰＵの入出力制御回路の一例である。この
回路は、プログラマブル・ロジック・アレイＰ　Ｌ　Ａ
　（Ｐｒｏｇｒａｍｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａ
ｙ）　１０とフィードバックバス１１から成る状態マシ
ン１２を主な構成要素としている。ＭＰＵは、第２，４
゜６．８図で示されるようなＣＰ全命令検出したとき、
図示されていない内部のマイクロプログラムにより、プ
ロセッサ番号ＰＩＤを第１３図アドレス出力レジスタＡ
　ＯＲ（ＡｄｄｒｅｓｓＯｕｔｐｕｔ　Ｒｅｇｊｓｔｅ
ｒ）１３へ設定し、第３．５，７．９図で示される指定
語をデータ出力レジスタＤ　ＯＲ（Ｄａｔａ　Ｏｕｔｐ
ｕｔＲｅｇｉｓｔｅｒ）　１４　ヘ設定する。この後Ｍ
ＰＵはコマンド・フェーズ・リクエストＣＭ　Ｒ（Ｃｏ
＋＊ｗａｎｄＰｈａｒｅ　Ｒｅｑｕｅｓｔ　）をアサー
トし、コマンドフェーズのシーケンスの実行を要求する
。状態マシン１２はＣＭＲがアサートされたときＣＰＳ
をアサートしＲ／Ｗをローレベルとする。同時に、制御
線１５，１６をアサートし、アドレス線１７にプロセッ
サ番号ＰＩＤを、データ線１８に、第３゜５．７．９図
で示されるような指定語を出力する。

ＤＣ信号がアサートされたとき、Ｒ／Ｗをハイレベルと
し、制＄９線１５．１６をネゲートしてアドレス線１７
．データＩｖＡ１８を高インピーダンス状態にしｉｏＥ
　（ｉｏ　ａｎｄ）をアサートし、ＭＰＵのマイクロプ
ログラムに、入出力サイクルの終了を知らせる。

ＭＰＵのマイクロプログラムは、ｉｏＥを受は取ると、
ＡＯＲ１３へオペランドのアドレスを設定し、メモリ・
リード・リクエストＭＲＲ（Ｍｅ閣ｏｒｙＲｅａｄ　Ｒ
ａｑｕｅｓｔ）をアサートし、状態マシン１２に対し、
オペランドフェッチを要求する。状態マシを７サートし
、制ｆ！１ｌｆａ１５をアサートしてオペランドアドレ
スをアドレス線１７へ送出し、Ｒ／Ｗをハイレベルに保
ち、ＡＳをアサートする。そして、ＤＣがアサートされ
るのを待つ。ＤＣがアサートされたとき、オペランドフ
ェッチを終了し、ｔ　ＯＥ　ｔｔＭ　Ｐ　Ｕのマイクロ
プログラムへ送信し、実行フェーズへ移る。

次に、コマンドフェーズ、フェッチフェーズ。

実行フェーズにおける、ＣＰの入出力制御回路について
、第１４図を用いて説明する。第１４図の論理回路は、
ＰＬＡ　１４０とフィードバックバス１４１によって構
成される状態マシン１４２を主コマンドフェーズにおい
ては、ＣＰＳ信号が７サートされＲ／Ｗはローレベルで
あるプロセッサ番号ＰＩＤ入力１５０とＣＰのプロセッ
サ番号レジスタ１５１がコンパレータ１５２で比較され
。

比較結果が信号線１５３を通して状態マシン１４２へ入
力される。プロセッサ番号ＰＩＤ入力１５０とプロセッ
サ番号レジスタ１５１が一致しているとき、すなわち信
号線１５３がハイレベルのとき状態マシン１４２はＣＰ
ＢＵＳＹをアサートし、データ・インプット・レジスタ
Ｄ　Ｉ　Ｒ’　（ＤａｔａＩｎｐｕｔ　Ｒｅｇｉｓｔｅ
ｒ）　１４９　ヘ指令語を取り込み、ＤＣＯＵＴをアサ
ートしｉ０Ｅ’　をアサートして、ＣＰ内のマイクロプ
ログラム（図示されていない）六入出力サイクルの終了
を知らせる。信号線１２３がローレベルのとき、状態マ
シン１４２は、現フェッチフェーズにおいては、ＣＰＣ
ＹＣＬがアサートされる。Ｒ／Ｗはハイレベルであり、
メモリのリードを示す。

ＤＣｉＮがアサートされたとき、ＤＩＲ’１９ヘオペラ
ンドの値を取り込み、ｉ０Ｅ’　をアサートして、ＣＰ
内のマイクロプログラムへ入出力サイクルの終了を知ら
せる。フェッチフェーズでは、ＣＰＢＵＳＹはアサート
されたままである。

実行フェーズでは、ＣＰ内のマイクロプログラムによっ
て演算実行中を示すＥＸＥＸＣ（Ｅｘｅｃｕｔｅ）入力
がアサートされる。また演算器１５４の演算結果が状態
マシン１４２へ入力され、後述するようクロプログラム
によってネゲートされたとき、状態マシン１１２はＣＰ
ＢＵＳＹネゲートし、ＣＰの実行の終了を外部へ知らせ
る。

実行フェーズでデータ転送がおこなわれる場合ＭＰＵは
、ｃｐの実行フェーズの終了をＣＰＢυＳＹ信号を通し
て検出することができる。このため、ＭＰＵはマイクロ
プログラムで実行フェーズの終了を検出し、次の命令の
実行に移ることができる。

一方、実行フェーズは、数十〜数百サイクル必要なこと
もあり、この間ＭＰＵがＣＰの終了を待ち続けるのは、
性能の面から必ずしも得策ではない。

ＭＰＵがＣＰの終了を待って次の命令を実行するかどう
か、ＭＰＵ内のステータスレジスタ（ＳＲ）のウェイト
（Ｗ）ビットによって切り分ける。ステータスレジスタ
には、Ｗビットの他に、トレースモードを表すＴビット
、演算結果の負。

ゼロ、オーバフロー、キャリーをそれぞれ示すＮ。

Ｚ、Ｖ、Ｃフラグなどがある。

第１５図にステータスレジスタの一例を示す。

ＭＰＵはＷビットが１の時は、ＣＰＲＵＳＹ信号がネゲ
ートされるのを検出した後に次の命令を実行する。

令の実行に移る。命令のＯＰフィールドにＷビットを割
り付け、命令毎に指定する方法もある。

第１６図は、ＣＰ内のレジスタＣＰＲとメモリ間の転送
をおこなう場合のバスオペレーションを示したものであ
り、コマンドフェーズ、実行フェーズから成る。コマン
ドフェーズＰＨ１でのタイミングチャート、フローチャ
ートはそれぞれ第１０．１１図で示したものと同一であ
る。第１６図において、（ａ）はＣＰのレジスタＣＰＲ
がらメモリへの転送を、（ｂ）はメモリからＣＰ内のレ
ジスタＣＰＲへの転送を表わす。転送すべきＣＰレジス
タの番号は、コマンドフェーズにおいてＭ　Ｐ　Ｕから
与えられる。

第１６図（、）の実行フェーズに対応するフローチャー
トを第１７図に示す。ＭＰＵはアドレスバスにオペラン
ドアドレスを送出し、ＣＰＣＹＣＬをアサートして、デ
ータの転送を要求する。同時にＡｓをアサートしＲ／Ｗ
をローレベルにする（１７１）。

ＣＰは、コマンドフェーズで命令の種類と、レジスタ番
号が分かるため、ＭＰＵがＣＰＣＹＣＩ、をアサートし
たら、直ちにデータバスに転送するレジスタの内容を出
力する（１７２）。メモリシステムＭは、従来のマイコ
ンシステムと同様、ＡＳがアサートされると、アドレス
バス上のアドレスのメモリアクセスをおこない、ＤＣを
アサートする（１７５）、メモリシステムがＤＣをアサ
ートしたことを検出するとＭＰＵは命令の実行を終了し
く１７６）。

第１７図のフローチャートは、第１３図、第１４図によ
って制御される。

まず、第１３図を用いて、ＭＰＵのシーケンスを説明す
る。ＭＰＵのマイクロプログラムは、オペランドアドレ
スをＡＯＲに設定し、メモリー・ライト・リクエストＭ
　Ｗ　Ｒ（Ｍｅｍｏｒｙすｒｉｔｅ　Ｒｅｑｕｅｓｔ）
をアサートする。状態マシン１２は、ＭＷＲがアサート
されたとき、ｃｐＣＹＣＬ、　Ａ　Ｓをアサートし、Ｒ
／Ｗをローレベルとし、ＤＣがアサートされるたのを検
出したとき、制御線２０をアサートして、データ・イン
プット・レジスタＤ　Ｉ　Ｒ（Ｄａｔａ　ＩｎｐｕｔＲ
ｅｇｉｓｔｅｒ）　１９にデータを取り込み、ｉｏＥを
アサートして、ＭＰＵのマイクロプログラムに対し入出
力動作の終了を知らせる。

次に、第１４図を用いて、第１７図フローチャートのＣ
Ｐの動作を説明量る。ＣＰのマイクロプログラムは、転
送すべきデータをデータ・アウトプット・レジスタＤ　
ＯＲ’　（Ｄａｔａ　０ｕｔｐｕｔ　Ｒｅｇｉｓｔｅｒ
）１４２は、ＣＰＣＹＣＬがアサートされ、Ｒ／Ｗがロ
ーレベルでメモリ書き込みを示すとき、制御線１１６を
アサートＬ、、ＤＯＲ’　１４４の内容をデータ線上に
出力する。メモリシステムが、従来か終了して、ＤＣを
アサートしたとき、状態マシン１２は、制御線１４６を
ネゲートし、データ線を高インピーンス状態には、ｉ０
Ｅ’　をアサートして、入出力動作の終了をＣＰのマイ
クロプログラムに知らせる。

以上により、第１６図（ａ）のシーケンスは、第１３．
１４図の回路によって実現できる。

第１６図（ｂ）は、ＣＰのレジスタをメモリへ転送する
バスオペレーションである。コマンドフェーズは、第１
６図（ａ）と同一である。第１６図（ｂ）において、メ
モリからＣＰへの転送のタイミングチャートは、第１０
図で示したタイミングチャートのフェッチフェーズと同
一である。第１６図（ｂ）に対応するフローチャートは
、第１１図と同一である。したがって、既に説明したも
のと同じシーケンスにより第１３．１４図の入出力制御
回路によって、ＭＰＵ、ＣＰのデータ転送が制御できる
。

第１８図は、条件分岐命令実行時のバスオペレーション
を示したものである。このバスオペレーションのフロー
チャートを第１９図に示す。

ＭＰＵは、第８図のフォーマットの命令を検出すると、
アドレスバス上にＰＩＤ１８１を出力し。

データバス上に第９図で示される条件分岐命令であるこ
とを示す指令語１８２を出力する。同時に、とを示し、
Ｒ／Ｗをローレベルとする。このとき、ＣＰは自分自身
のプロセッサ勲と、アドレスバス上のＰＩＤを比較し、
選択されたことを検出すると、ＣＰＢＵＳＹをアサート
し、データバス上の指令語を取り込みＤＣをアサートす
る。プロセッサ番号が不一致の場合何もしない、ＭＰＵ
はＤＣアサートを検出し、データ線を高インピーダンス
とする。

ここまでは、第１０．１６図で示されたコマンドフェー
ズと同一である。ＣＰは、マイクロプログラムにより、
指令語が条件判断命令であることを検出すると、内部状
態と与えられたＣ０ＮＤの比較をおこなう、これらが一
致していれば、ＣＰＳＴを終了する。一致していなけれ
ば、ＣＰＳＴをハイレベルにし、ＣＰＲｔｌＳＹをネゲ
ートして命令を終了する。

第１９図のフローチャートにおいて、ＭＰＵの入出力制
御回路は、第１４図の論理回路によっておこなわれ、コ
マンドフェーズの動作は、第１０図と同一であり、既に
説明した。実行フェーズでは、ＭＰＵは、チップ内に第
２０図で示されるような立ち上りセンスのラッチ回路１
３０を設け。

第１９図のフローチャートにおいて、ＣＰの入出力制御
回路は、第１４図の論理回路によっておこなわれる。コ
マンドフェーズの動作は第１０図と同一であり既に説明
した。実行フェーズにおいて、ＣＰ内のマイクロプログ
ラムは、指令語が条件判断命令であることを検出し、演
算１２４の入力バス１２５に指令語のＣ０ＮＤを入力し
、入力バス１２６にＣＰ内の内部状態を示すレジスタ（
図示されていない１例えばＣＰのステータスレジスタ）
を入力し、演算器１２４により比較をおこない、ＥＸＥ
Ｃをアサートする。比較演算終了後、演算結果が状態マ
シン１４２へ入力され、ＣＰのマイクロプログラムはＥ
ＸＥＣをネゲートし、これによって状態マシン１４２は
演算結果をＣＰＳＴへ反映させ、ＣＰＨＵＳＹｔ−不ゲ
ートしてハスサイクルを終了する。

〔発明の効果〕

本発明によれば、メモリとＣＰのデータ転送が１バスサ
イクルで実現できる。すなわち、通常のマイクロプロセ
ッサのメモリアクセスの信号ピンよってＣＰを選択し、
１バスサイクルでのメモリと０２間の転送が可能となっ
た。また、ＭＰＵのステータスレジスタのＷビットまた
は命令中のＷビットにより、ＣＰからの終了信号を待っ
て次の命令を実行するか、待たずに次の命令を実行する
か選択可能である。同時に、ＣＰは条件分岐命令の条件
が成立したかどうかを信号ピンで高速にＭＰＵへ知らせ
る。

以上により、オーバヘッドが少ないｌＭＰＵとＣＰのイ
ンターフェイスが実現できる。

【図面の簡単な説明】

第１図は全体システムブロック図、第２図はコプロセッ
サ演算命令フォーマットの一例、第３図はＭＰＵからＣ
Ｐへの指令語フォーマットの一例、第４図はコプロセッ
サ転送命令フォーマットの一例、第５図はＭＰＵからＣ
Ｐへの指令語フォーマットの一例、第６図はコプロセッ
サブロック転送命令フォーマットの一例、第７図はＭＰ
ＵからＣＰへの指令語フォーマットの一例、第８図はコ
プロセッサ条件分岐命令フォーマットの一例、第９図は
ＭＰＵからＣＰへの指令語フォーマットの一例、第１０
図はコプロセッサ演算命令の実行タイミングチャート、
第１１図は第１０図を実現するコマンドフェーズのフロ
ーチャート、第１２図は第１０図を実現するフェッチフ
ェーズのフローチャート、第１３図は第１０図を実現す
るＭ　Ｐ　ｔＪの入出力回路の一例、第１４図は第１０
図を実現するＣＰの入出力回路の一例、第１５図はステ
ータスレジスタの一例、第１６図はコプロセッサ転送命
令の実行タイミングチャート、第１７図は第１６図を実
現するための実行フェーズのフローチャート、第１８図
はコプロセッサ条件分岐命令の実行タイミングチャート
、第１９図は第１８図のフローチャート、第２０図は第
１９図を実現するために必要なフリップフロップ回路を
表わす。 １・・・マイクロプロセッサ、２・・・コプロセッサ、
３・・・メモリシステム、４・・・アドレスバス、５・
・・データバス、１０，１４０・・・プログラマブルロ
ジックアレイ、１１，１４１・・・フィードバックバス
、１２．１４２・・・状態マシン、１３・・・アドレス
出力レジスタ、１４，１４４・・・データ出力レジスタ
、１５．１６，２０，１４６・・・制御線、１７・・・
アドレス線、１８，１４８・・・データ線、１９，１４
９・・・データ入力レジスタ、１５０・・・プロセッサ
番号ＰＩＤ入力、１５１・・・プロセッサーレジスタ、
１５２・・・比較器、１５３，１５５，１５６・・・信
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Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサ（ＭＰＵ）と、コプロセッサ（
   ＣＰ）の結合において、ＭＰＵが出力しＣＰが入力する
   信号として、（１）ＣＰスペースであることを示す信号
   ピンと（２）ＣＰデータ転送の有効性を示す信号ピンを
   有し、ＣＰが出力しＭＰＵが入力する信号として、（１
   ）ＣＰがビジーであることを示す信号を有するコプロセ
   ッサ結合方式。 ２、ＭＰＵがＭＰＵ内部の特定のレジスタの値によつて
   、（１）ＣＰからのビジー信号がアサートされるのを待
   つて次の命令の実行に移るか、（２）ＣＰのビジー信号
   の状態にかかわらず次の命令の実行に移るかを切り分け
   る第１項記載のコプロセッサ結合方式。 ３、ＣＰの内部状態を調べるＣＰ命令の処理において、
   ＣＰの出力ピンとして条件が成立しているかどうかを示
   す信号ピンを有し、同時に ＭＰＵの入力ピンとしてＣＰ内部の条件が成立している
   かどうかを示す信号ピンを有する第１項記載のコプロセ
   ッサ結合方式。