JP2884831B2 - 処理装置 - Google Patents
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- JP2884831B2 JP2884831B2 JP3162631A JP16263191A JP2884831B2 JP 2884831 B2 JP2884831 B2 JP 2884831B2 JP 3162631 A JP3162631 A JP 3162631A JP 16263191 A JP16263191 A JP 16263191A JP 2884831 B2 JP2884831 B2 JP 2884831B2
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- processing
- processing device
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline, look ahead using a slave processor, e.g. coprocessor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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Description
【０００１】
【産業上の利用分野】本発明は、数値演算等の演算を行
う処理装置に係り、特に演算処理の高速化を図るのに好
適な処理装置に関する。
う処理装置に係り、特に演算処理の高速化を図るのに好
適な処理装置に関する。
【０００２】
【従来の技術】従来、実時間処理能力、スカラ処理能力
を上げるための演算処理装置としては例えば特開６３−
３１６１３３号公報に記載されているものがある。この
演算処理装置は、ホストプロセッサと、演算処理を担当
する演算ユニットからなる処理装置であって、ホストプ
ロセッサ上で記述される、演算ユニットの演算シ−ケン
スを実行可能な第２のプロセッサを用意し、ホストプロ
セッサと第２のプロセッサが共に演算ユニットを共有し
て第２のプロセッサに演算処理シ−ケンスを実行させ、
ホストプロセッサはそれと並行に主メモリと演算ユニッ
トのレジスタファイル間でデ−タ入出力を行う装置であ
る。この装置によりハ−ドウェアの並列性を有効的に引
き出し、演算処理の高速化を図っている。
を上げるための演算処理装置としては例えば特開６３−
３１６１３３号公報に記載されているものがある。この
演算処理装置は、ホストプロセッサと、演算処理を担当
する演算ユニットからなる処理装置であって、ホストプ
ロセッサ上で記述される、演算ユニットの演算シ−ケン
スを実行可能な第２のプロセッサを用意し、ホストプロ
セッサと第２のプロセッサが共に演算ユニットを共有し
て第２のプロセッサに演算処理シ−ケンスを実行させ、
ホストプロセッサはそれと並行に主メモリと演算ユニッ
トのレジスタファイル間でデ−タ入出力を行う装置であ
る。この装置によりハ−ドウェアの並列性を有効的に引
き出し、演算処理の高速化を図っている。
【０００３】
【発明が解決しようとする課題】上記従来技術は、演算
処理の高速化については優れた装置であるが、ある階層
に存在する処理装置がそれより下位レベルに存在する処
理装置との間で、並列処理動作の効率を高めるといった
点については十分配慮されていなかった。
処理の高速化については優れた装置であるが、ある階層
に存在する処理装置がそれより下位レベルに存在する処
理装置との間で、並列処理動作の効率を高めるといった
点については十分配慮されていなかった。
【０００４】本発明の目的は、装置内に少なくとも２つ
の処理部を備え、一方の処理部から他方の処理部へ命令
を送りその結果データを得て処理を行う処理装置におい
て、データの受け渡しを効率よく行えるようにして処理
の効率を高めることにある。
の処理部を備え、一方の処理部から他方の処理部へ命令
を送りその結果データを得て処理を行う処理装置におい
て、データの受け渡しを効率よく行えるようにして処理
の効率を高めることにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明の処理装置は、シーケンシャルに記述された
命令列を実行する第１の処理部と、この第１の処理部か
らアクセス可能なよう にバスで接続されたメモリ手段
と、前記第１の処理部とバスで接続されて前記第１の処
理部からの命令を受けて実行する第２の処理部とを備え
た処理装置において、前記第１の処理部は、結果データ
を返すレジスタ手段のアドレスを指定して前記第２の処
理部に命令を送る手段と、前記第２の処理部から結果デ
ータを受け取るためのストア命令を前記結果データが返
送されたレジスタ手段のアドレスを指定して前記第２の
処理部に送る手段と、前記第２の処理部に送ったストア
命令の実行を許すレディ信号がアクティブになるまで待
つための手段とを有し、前記第２の処理部は、命令の実
行中に新たに受けた命令を保持する手段と、前記第１の
処理部からのストア命令を受けてこのストア命令に先立
って受け付けられた命令の中でこのストア命令と共に指
定されたレジスタ手段のアドレスを結果データの返送先
として指定した命令の有無を調べる手段と、前記レジス
タ手段のアドレスを指定した命令が存在しないときはレ
ディ信号をアクティブにして前記レジスタ手段のアドレ
スから結果データをバスに出力する手段と、前記レジス
タ手段のアドレスを指定した命令が存在する場合は前記
レディ信号を非アクティブにする手段とを有する。この
とき、第１の処理部は１つ又は複数の基本命令で構成さ
れたマクロ命令を生成して第２の処理部に送る手段と、
第２の処理部は第１の処理部から受け取ったマクロ命令
を基本命令に分解して処理する手段とを有するようにす
るとよい。また、第１の処理部と第２の処理部の間に、
第１の処理部から第２の処理部に命令を送るバスと、第
１の処理部から第２の処理部を制御するバスとを分離し
て設けるとよい。
に、本発明の処理装置は、シーケンシャルに記述された
命令列を実行する第１の処理部と、この第１の処理部か
らアクセス可能なよう にバスで接続されたメモリ手段
と、前記第１の処理部とバスで接続されて前記第１の処
理部からの命令を受けて実行する第２の処理部とを備え
た処理装置において、前記第１の処理部は、結果データ
を返すレジスタ手段のアドレスを指定して前記第２の処
理部に命令を送る手段と、前記第２の処理部から結果デ
ータを受け取るためのストア命令を前記結果データが返
送されたレジスタ手段のアドレスを指定して前記第２の
処理部に送る手段と、前記第２の処理部に送ったストア
命令の実行を許すレディ信号がアクティブになるまで待
つための手段とを有し、前記第２の処理部は、命令の実
行中に新たに受けた命令を保持する手段と、前記第１の
処理部からのストア命令を受けてこのストア命令に先立
って受け付けられた命令の中でこのストア命令と共に指
定されたレジスタ手段のアドレスを結果データの返送先
として指定した命令の有無を調べる手段と、前記レジス
タ手段のアドレスを指定した命令が存在しないときはレ
ディ信号をアクティブにして前記レジスタ手段のアドレ
スから結果データをバスに出力する手段と、前記レジス
タ手段のアドレスを指定した命令が存在する場合は前記
レディ信号を非アクティブにする手段とを有する。この
とき、第１の処理部は１つ又は複数の基本命令で構成さ
れたマクロ命令を生成して第２の処理部に送る手段と、
第２の処理部は第１の処理部から受け取ったマクロ命令
を基本命令に分解して処理する手段とを有するようにす
るとよい。また、第１の処理部と第２の処理部の間に、
第１の処理部から第２の処理部に命令を送るバスと、第
１の処理部から第２の処理部を制御するバスとを分離し
て設けるとよい。
【０００６】
【作用】第２の処理部は命令の実行中に新たに受けた命
令を保持する手段を有するため、また第２の処理部は結
果データを第１の処理部から指定されたレジスタ手段の
アドレスに返送し、かつ第１の処理部は結果データが必
要になったときにその結果データが返送されているレジ
スタ手段のアドレスを指定することにより結果データを
得ることができるため、第１の処理部は第２の処理部で
の処理の終了を待つこと無く次の命令を第２の処理部に
送ることができ、またその他の処理を進め ることができ
る。
令を保持する手段を有するため、また第２の処理部は結
果データを第１の処理部から指定されたレジスタ手段の
アドレスに返送し、かつ第１の処理部は結果データが必
要になったときにその結果データが返送されているレジ
スタ手段のアドレスを指定することにより結果データを
得ることができるため、第１の処理部は第２の処理部で
の処理の終了を待つこと無く次の命令を第２の処理部に
送ることができ、またその他の処理を進め ることができ
る。
【０００７】
【実施例】本発明の実施例を図１を用いて詳細に説明す
る。
る。
【０００８】本実施例の並列処理方式中央演算処理装置
（ＰＣＰＵ）は、メインＣＰＵ部１と１台以上のサブ処
理装置２（本例では２ａ〜２ｄの４台のサブ処理装置か
ら成る）と主記憶装置等の記憶サブシステムに代表され
るメインリソ−ス３とから構成される。メインＣＰＵ部
１と各サブ処理装置２ａ〜２ｄとはデ−タバスＤａｔａ
ｌ１、コントロ−ルバスＣＯＮＴｌ２及び命令バスで接
続され、通常はメインＣＰＵ部１の管理下で各サブ処理
装置２ａ〜２ｄは動作する。本例においては命令バスは
アドレスバスＡＤＤＲｌ３の一部分を共有することによ
って代用している。すなわち、ＡＤＤＲｌ３の一部を用
いて、各サブ処理装置が処理すべき内容を命令として各
サブシステム２ａ〜２ｄに与える方式を採っている。ま
たさらに、ＡＤＤＲｌ３を用いて与えた命令種類によっ
ては、デ−タバスＤａｔａｌ１の内容にサブ命令を含ま
せて各サブ処理装置２ａ〜２ｄに与えることも可能であ
る。各サブシステム２ａ〜２ｄは、インタ−フェ−ス入
出力Ｄで、処理すべきデ−タバスＤａｔａｌ１上のデ−
タを入力するか又は処理した結果デ−タをＤａｔａｌ１
へ出力する。同様に、インタ−フェ−ス入力Ｉで必要な
実行すべき命令デ−タを、インタ−フェ−ス入出力Ｃで
必要な制御信号（ｅｘ．有効な命令起動の為のストロ−
ブ信号や命令を受け取った事を示すレディ信号等）をや
りとりする。本例において、サブ処理装置Ａ２ａは、自
身の管理下にさらにサブ処理装置としてＡＡ２ａａ及び
ＡＢ２ａｂとサブリソ−ス３ａ等のサブシステムを有す
る。丁度、サブ処理装置Ａ２ａの立場をメインＣＰＵ部
１の立場に置き替えた構造を採っている。サブ処理装置
Ａ２ａは、専用のデ−タバスＡＤａｔａｌ４、アドレス
バスＡＡＤＤＲｌ６、制御バスＡＣＯＮＴｌ５を有し、
メインＣＰＵ部１と同様の方式で各サブシステムと接続
される。
（ＰＣＰＵ）は、メインＣＰＵ部１と１台以上のサブ処
理装置２（本例では２ａ〜２ｄの４台のサブ処理装置か
ら成る）と主記憶装置等の記憶サブシステムに代表され
るメインリソ−ス３とから構成される。メインＣＰＵ部
１と各サブ処理装置２ａ〜２ｄとはデ−タバスＤａｔａ
ｌ１、コントロ−ルバスＣＯＮＴｌ２及び命令バスで接
続され、通常はメインＣＰＵ部１の管理下で各サブ処理
装置２ａ〜２ｄは動作する。本例においては命令バスは
アドレスバスＡＤＤＲｌ３の一部分を共有することによ
って代用している。すなわち、ＡＤＤＲｌ３の一部を用
いて、各サブ処理装置が処理すべき内容を命令として各
サブシステム２ａ〜２ｄに与える方式を採っている。ま
たさらに、ＡＤＤＲｌ３を用いて与えた命令種類によっ
ては、デ−タバスＤａｔａｌ１の内容にサブ命令を含ま
せて各サブ処理装置２ａ〜２ｄに与えることも可能であ
る。各サブシステム２ａ〜２ｄは、インタ−フェ−ス入
出力Ｄで、処理すべきデ−タバスＤａｔａｌ１上のデ−
タを入力するか又は処理した結果デ−タをＤａｔａｌ１
へ出力する。同様に、インタ−フェ−ス入力Ｉで必要な
実行すべき命令デ−タを、インタ−フェ−ス入出力Ｃで
必要な制御信号（ｅｘ．有効な命令起動の為のストロ−
ブ信号や命令を受け取った事を示すレディ信号等）をや
りとりする。本例において、サブ処理装置Ａ２ａは、自
身の管理下にさらにサブ処理装置としてＡＡ２ａａ及び
ＡＢ２ａｂとサブリソ−ス３ａ等のサブシステムを有す
る。丁度、サブ処理装置Ａ２ａの立場をメインＣＰＵ部
１の立場に置き替えた構造を採っている。サブ処理装置
Ａ２ａは、専用のデ−タバスＡＤａｔａｌ４、アドレス
バスＡＡＤＤＲｌ６、制御バスＡＣＯＮＴｌ５を有し、
メインＣＰＵ部１と同様の方式で各サブシステムと接続
される。
【０００９】図１に示した接続構造から明らかな様に、
本実施例の並列処理方式中央演算処理装置は、並列階層
構造を採っている。すなわち、メインＣＰＵ部１の管理
下の同階層に並列に４つのサブ処理装置２ａ〜２ｄが配
置され、サブ処理装置Ａ２ａの管理下の同階層に並列に
２つのサブ処理装置２ａａ，２ａｂが配置される階層構
造になっている。メインＣＰＵ部１からサブ処理装置Ａ
２ａをみた場合、Ａ２ａの管理下のサブシステムによる
命令の実行動作は観測されず、直接的にはすべてＡ２ａ
に対して命令を指示し、Ａ２ａによってその命令が実行
されている様に観測される。サブ処理装置Ａ２ａは、メ
インＣＰＵ部１からの命令（マクロ命令）を受けそれを
さらに細分化した命令（ミクロ命令）に分解して、Ａ２
ａ自身で実行できるものはＡ２ａ自身で実行し、サブ処
理装置２ａａ，２ａｂで実行できるものはそれらに対し
細分化した命令（ミクロ命令）を生成して必要な機能を
実行させる。仮に、上位レベルの命令をマクロ命令と呼
び、下位レベルの細分化された命令をミクロ命令と呼ぶ
ことにする。例えば、サブリソ−ス３ａの内容をデ−タ
バスＤａｔａｌ１に読み出すだけの単純なマクロ命令
（この場合ストア命令に相当する）が上位からサブ処理
装置Ａ２ａに対して与えられたとすると、これ以上細分
化できない基本命令なのでそのままミクロ命令としてＡ
２ａによって実行される。すなわち、Ａ２ａがサブリソ
−ス３ａからまず目的のデ−タをＡＡＤＤＲｌ６及びＡ
ＣＯＮＴｌ５を適切な信号を出力することによりＡＤａ
ｔａｌ４上に読み出した後、そのままそのデ−タをＡ２
ａがインタ−フェ−ス入出力ＤにパスしてＤａｔａｌ１
上に出力する。メインＣＰＵ部１からは、サブ処理装置
Ａ２ａの管理下の構造は全く見えず、単にマクロ命令に
よって指定したＡ２ａ内のメモリシステム上のアドレス
に存在するデ−タを読み出した様に観測される。同様
に、複雑なマクロ命令を指令した場合でも、サブ処理装
置Ａ２ａ内でそれがどの様に分解され、どのサブシステ
ムを用いてどの様に実行されたかは全く見えず、単にそ
のマクロ命令がＡ２ａによって実行されＡ２ａ上のメモ
リシステムの指定したアドレスに返送された結果のみを
後で見ることができる。
本実施例の並列処理方式中央演算処理装置は、並列階層
構造を採っている。すなわち、メインＣＰＵ部１の管理
下の同階層に並列に４つのサブ処理装置２ａ〜２ｄが配
置され、サブ処理装置Ａ２ａの管理下の同階層に並列に
２つのサブ処理装置２ａａ，２ａｂが配置される階層構
造になっている。メインＣＰＵ部１からサブ処理装置Ａ
２ａをみた場合、Ａ２ａの管理下のサブシステムによる
命令の実行動作は観測されず、直接的にはすべてＡ２ａ
に対して命令を指示し、Ａ２ａによってその命令が実行
されている様に観測される。サブ処理装置Ａ２ａは、メ
インＣＰＵ部１からの命令（マクロ命令）を受けそれを
さらに細分化した命令（ミクロ命令）に分解して、Ａ２
ａ自身で実行できるものはＡ２ａ自身で実行し、サブ処
理装置２ａａ，２ａｂで実行できるものはそれらに対し
細分化した命令（ミクロ命令）を生成して必要な機能を
実行させる。仮に、上位レベルの命令をマクロ命令と呼
び、下位レベルの細分化された命令をミクロ命令と呼ぶ
ことにする。例えば、サブリソ−ス３ａの内容をデ−タ
バスＤａｔａｌ１に読み出すだけの単純なマクロ命令
（この場合ストア命令に相当する）が上位からサブ処理
装置Ａ２ａに対して与えられたとすると、これ以上細分
化できない基本命令なのでそのままミクロ命令としてＡ
２ａによって実行される。すなわち、Ａ２ａがサブリソ
−ス３ａからまず目的のデ−タをＡＡＤＤＲｌ６及びＡ
ＣＯＮＴｌ５を適切な信号を出力することによりＡＤａ
ｔａｌ４上に読み出した後、そのままそのデ−タをＡ２
ａがインタ−フェ−ス入出力ＤにパスしてＤａｔａｌ１
上に出力する。メインＣＰＵ部１からは、サブ処理装置
Ａ２ａの管理下の構造は全く見えず、単にマクロ命令に
よって指定したＡ２ａ内のメモリシステム上のアドレス
に存在するデ−タを読み出した様に観測される。同様
に、複雑なマクロ命令を指令した場合でも、サブ処理装
置Ａ２ａ内でそれがどの様に分解され、どのサブシステ
ムを用いてどの様に実行されたかは全く見えず、単にそ
のマクロ命令がＡ２ａによって実行されＡ２ａ上のメモ
リシステムの指定したアドレスに返送された結果のみを
後で見ることができる。
【００１０】次に図２を用いて、本実施例の動作シ−ケ
ンスの一例を説明する。
ンスの一例を説明する。
【００１１】メインＣＰＵ部１から各サブ処理装置Ａ，
Ｂ，Ｃ，Ｄへのマクロ命令の指令をそれぞれＩＡ，Ｉ
Ｂ，ＩＣ，ＩＤとし、特に各サブ処理装置Ａ，Ｂ，Ｃ，
Ｄ内のメモリシステム（レジスタ、サブリソ−ス、スタ
ック等）からデ−タバスＤａｔａｌ１への結果デ−タの
ストアを指示するストア命令の指令をＳＡ，ＳＢ，Ｓ
Ｃ，ＳＤとしている。同様に、サブ処理装置Ａ２ａとそ
の管理下のサブ処理装置ＡＡ２ａａ，ＡＢ２ａｂとの間
でも、Ａ２ａからの対応するミクロ命令の指令をＩＡ
Ａ，ＩＡＢとし、ＡＡ２ａａ，ＡＢ２ａｂからＡ２ａへ
結果デ−タをストアするストア命令の指令を特にＳＡ
Ａ，ＳＡＢと表現している。ＤＴは、リソ−スとのデ−
タのやりとりやリソ−スからの命令デ−タのフェッチを
示す。Ｄは、メインＣＰＵ部１又は各サブ処理装置２ａ
〜２ｄの管理するデ−タバスへの下位レベルからのスト
アデ−タの出力状態を示している。すなわち、メインＣ
ＰＵ部１においてはＤａｔａｌ１への自身の管理するサ
ブシステム（Ａ２ａ，Ｂ２ｂ，Ｃ２ｃ，Ｄ２ｄ，リソ−
ス３）からの結果デ−タ出力であり、サブ処理装置Ａ２
ａにおいてはＡＤａｔａｌ４への自身の管理するサブシ
ステム（ＡＡ２ａａ，ＡＢ２ａｂ，サブリソ−ス３ａ）
からの結果デ−タ出力である。本実施例においては、上
位処理装置がサブ処理装置から結果デ−タを得る場合ス
トア命令をそのサブ処理装置に対して指示し、ストア命
令を指令されたサブ処理装置はそのストア命令で指定さ
れたメモリシステムのアドレスに存在する結果デ−タを
上位システムに対し出力する。この際、サブ処理装置側
でその指定されたメモリシステムのアドレスに対する結
果デ−タの設定処理が完了していない場合、上位システ
ムからストア命令が指令されたときに前記結果デ−タの
設定処理が完了するまで上位システムを待たせる機能
を、サブ処理装置と上位システムとの間の同期システム
として持たせている。図２中のＩは各処理装置内のみで
処理できる命令を示している。すなわち、Ｉで示される
命令が実行されている場合、他の処理装置とのデ−タの
交換が行われないため、各処理装置は他から干渉されず
自身のみで自由に動作できることを意味する。なお、ス
トア命令の実行はＳＩで表している。
Ｂ，Ｃ，Ｄへのマクロ命令の指令をそれぞれＩＡ，Ｉ
Ｂ，ＩＣ，ＩＤとし、特に各サブ処理装置Ａ，Ｂ，Ｃ，
Ｄ内のメモリシステム（レジスタ、サブリソ−ス、スタ
ック等）からデ−タバスＤａｔａｌ１への結果デ−タの
ストアを指示するストア命令の指令をＳＡ，ＳＢ，Ｓ
Ｃ，ＳＤとしている。同様に、サブ処理装置Ａ２ａとそ
の管理下のサブ処理装置ＡＡ２ａａ，ＡＢ２ａｂとの間
でも、Ａ２ａからの対応するミクロ命令の指令をＩＡ
Ａ，ＩＡＢとし、ＡＡ２ａａ，ＡＢ２ａｂからＡ２ａへ
結果デ−タをストアするストア命令の指令を特にＳＡ
Ａ，ＳＡＢと表現している。ＤＴは、リソ−スとのデ−
タのやりとりやリソ−スからの命令デ−タのフェッチを
示す。Ｄは、メインＣＰＵ部１又は各サブ処理装置２ａ
〜２ｄの管理するデ−タバスへの下位レベルからのスト
アデ−タの出力状態を示している。すなわち、メインＣ
ＰＵ部１においてはＤａｔａｌ１への自身の管理するサ
ブシステム（Ａ２ａ，Ｂ２ｂ，Ｃ２ｃ，Ｄ２ｄ，リソ−
ス３）からの結果デ−タ出力であり、サブ処理装置Ａ２
ａにおいてはＡＤａｔａｌ４への自身の管理するサブシ
ステム（ＡＡ２ａａ，ＡＢ２ａｂ，サブリソ−ス３ａ）
からの結果デ−タ出力である。本実施例においては、上
位処理装置がサブ処理装置から結果デ−タを得る場合ス
トア命令をそのサブ処理装置に対して指示し、ストア命
令を指令されたサブ処理装置はそのストア命令で指定さ
れたメモリシステムのアドレスに存在する結果デ−タを
上位システムに対し出力する。この際、サブ処理装置側
でその指定されたメモリシステムのアドレスに対する結
果デ−タの設定処理が完了していない場合、上位システ
ムからストア命令が指令されたときに前記結果デ−タの
設定処理が完了するまで上位システムを待たせる機能
を、サブ処理装置と上位システムとの間の同期システム
として持たせている。図２中のＩは各処理装置内のみで
処理できる命令を示している。すなわち、Ｉで示される
命令が実行されている場合、他の処理装置とのデ−タの
交換が行われないため、各処理装置は他から干渉されず
自身のみで自由に動作できることを意味する。なお、ス
トア命令の実行はＳＩで表している。
【００１２】図２における並列動作シ−ケンスは、全て
メインＣＰＵ部１によって実行される命令及びサブ処理
装置に対するマクロ命令がベ−スとなって制御されてい
る。メインＣＰＵ部１で実行される命令処理は完全にシ
−ケンシャルであり、従来からのシ−ケンシャルプログ
ラミング方式によって記述することができる。すなわ
ち、プログラマはメインＣＰＵ部１上のプログラムのみ
を記述すれば良いことがわかる。メインＣＰＵ部１は、
まずポイントＰ１，Ｐ２，Ｐ３，Ｐ４でそれぞれ各サブ
処理装置Ａ，Ｂ，Ｃ，Ｄに対し対応するマクロ命令Ｉ
Ａ，ＩＢ，ＩＣ、ＩＤを指令する。各サブ処理装置Ａ，
Ｂ，Ｃ，Ｄは、メインＣＰＵ部１からストア命令が指令
されるまで、メインＣＰＵ部１と並列に動作し続けるこ
とができる。まずサブ処理装置Ａの処理が終了し、メイ
ンＣＰＵ部１はポイントＰ５で次のマクロ命令ＩＡをサ
ブ処理装置Ａに指令している。もし、先行するマクロ命
令の処理が終了していなくても、次に投入すべきマクロ
命令がストア命令ＳＩ以外のマクロ命令ＩＸならば、先
行してサブ処理装置に投入しておくことができ、メイン
ＣＰＵ部１は以前に指令したマクロ命令処理の終了を待
つ必要はない。ただし、この場合、先行して投入された
１つ以上のマクロ命令を、サブ処理装置内の処理ユニッ
トが実行を開始するまで一時的に蓄えておくための命令
キュ−等の命令ストレ−ジシステムを、サブ処理装置側
に設けておく。メインＣＰＵ部１は、ポイントＰ６で、
サブ処理装置Ｂに対し、ストア命令ＳＢを指令し、サブ
処理装置Ｂの必要な結果デ−タのストア動作を要求す
る。本例では、サブ処理装置Ｂの先行するマクロ命令の
処理がポイントＰ６の時点で丁度終了しており、結果デ
−タが得られているため、直ちにストア命令ＳＢがサブ
処理装置Ｂに受け付けられて直ちにストア動作ＳＩが実
行され、ポイントＰ７のデ−タフェッチステ−トＤでサ
ブ処理装置ＢはメインＣＰＵ部１の管理するデ−タバス
Ｄａｔａｌ１に結果デ−タを出力する。同様に、メイン
ＣＰＵ部１は、ポイントＰ５ではサブ処理装置Ａにマク
ロ命令ＩＡを、ポイントＰ８ではサブ処理装置Ｃにマク
ロ命令ＩＣを、ポイントＰ９ではサブ処理装置Ｄにマク
ロ命令ＩＤを、ポイントＰ１０ではサブ処理装置Ｂにマ
クロ命令ＩＢを、ポイントＰ１１ではサブ処理装置Ｃに
マクロ命令ＩＣをそれぞれ指令している。ポイントＰ９
のＩＤを除いては指令した時刻にはすでに先行するマク
ロ命令の処理が終了しており、対象となるサブ処理装置
は処理を実行していない状態、すなわちアイドル状態
（図中---で表現）中に次のマクロ命令が投入されてい
る。このため、対象とするそれらのサブ処理装置は、そ
れらのマクロ命令を直ちに受け付け、直ちに実行を開始
している。ポイントＰ９におけるマクロ命令ＩＤは、サ
ブ処理装置Ｄが依然として先行するマクロ命令の処理を
実行中であるため、前述した様に、ポイントＰ９におけ
るメインＣＰＵ部１からのマクロ命令ＩＤは一度サブ処
理装置Ｄ内に設けられた命令キュ−システムに蓄えら
れ、先行するマクロ命令の処理が終了するポイントＰ１
３で、サブ処理装置Ｄはマクロ命令ＩＤを前記命令キュ
−システムから取り出し、その処理を開始する。したが
って、メインＣＰＵ部１の処理の実行と、サブ処理装置
Ｄの処理の実行とは互いに干渉されることなく完全に並
列に動作している。
メインＣＰＵ部１によって実行される命令及びサブ処理
装置に対するマクロ命令がベ−スとなって制御されてい
る。メインＣＰＵ部１で実行される命令処理は完全にシ
−ケンシャルであり、従来からのシ−ケンシャルプログ
ラミング方式によって記述することができる。すなわ
ち、プログラマはメインＣＰＵ部１上のプログラムのみ
を記述すれば良いことがわかる。メインＣＰＵ部１は、
まずポイントＰ１，Ｐ２，Ｐ３，Ｐ４でそれぞれ各サブ
処理装置Ａ，Ｂ，Ｃ，Ｄに対し対応するマクロ命令Ｉ
Ａ，ＩＢ，ＩＣ、ＩＤを指令する。各サブ処理装置Ａ，
Ｂ，Ｃ，Ｄは、メインＣＰＵ部１からストア命令が指令
されるまで、メインＣＰＵ部１と並列に動作し続けるこ
とができる。まずサブ処理装置Ａの処理が終了し、メイ
ンＣＰＵ部１はポイントＰ５で次のマクロ命令ＩＡをサ
ブ処理装置Ａに指令している。もし、先行するマクロ命
令の処理が終了していなくても、次に投入すべきマクロ
命令がストア命令ＳＩ以外のマクロ命令ＩＸならば、先
行してサブ処理装置に投入しておくことができ、メイン
ＣＰＵ部１は以前に指令したマクロ命令処理の終了を待
つ必要はない。ただし、この場合、先行して投入された
１つ以上のマクロ命令を、サブ処理装置内の処理ユニッ
トが実行を開始するまで一時的に蓄えておくための命令
キュ−等の命令ストレ−ジシステムを、サブ処理装置側
に設けておく。メインＣＰＵ部１は、ポイントＰ６で、
サブ処理装置Ｂに対し、ストア命令ＳＢを指令し、サブ
処理装置Ｂの必要な結果デ−タのストア動作を要求す
る。本例では、サブ処理装置Ｂの先行するマクロ命令の
処理がポイントＰ６の時点で丁度終了しており、結果デ
−タが得られているため、直ちにストア命令ＳＢがサブ
処理装置Ｂに受け付けられて直ちにストア動作ＳＩが実
行され、ポイントＰ７のデ−タフェッチステ−トＤでサ
ブ処理装置ＢはメインＣＰＵ部１の管理するデ−タバス
Ｄａｔａｌ１に結果デ−タを出力する。同様に、メイン
ＣＰＵ部１は、ポイントＰ５ではサブ処理装置Ａにマク
ロ命令ＩＡを、ポイントＰ８ではサブ処理装置Ｃにマク
ロ命令ＩＣを、ポイントＰ９ではサブ処理装置Ｄにマク
ロ命令ＩＤを、ポイントＰ１０ではサブ処理装置Ｂにマ
クロ命令ＩＢを、ポイントＰ１１ではサブ処理装置Ｃに
マクロ命令ＩＣをそれぞれ指令している。ポイントＰ９
のＩＤを除いては指令した時刻にはすでに先行するマク
ロ命令の処理が終了しており、対象となるサブ処理装置
は処理を実行していない状態、すなわちアイドル状態
（図中---で表現）中に次のマクロ命令が投入されてい
る。このため、対象とするそれらのサブ処理装置は、そ
れらのマクロ命令を直ちに受け付け、直ちに実行を開始
している。ポイントＰ９におけるマクロ命令ＩＤは、サ
ブ処理装置Ｄが依然として先行するマクロ命令の処理を
実行中であるため、前述した様に、ポイントＰ９におけ
るメインＣＰＵ部１からのマクロ命令ＩＤは一度サブ処
理装置Ｄ内に設けられた命令キュ−システムに蓄えら
れ、先行するマクロ命令の処理が終了するポイントＰ１
３で、サブ処理装置Ｄはマクロ命令ＩＤを前記命令キュ
−システムから取り出し、その処理を開始する。したが
って、メインＣＰＵ部１の処理の実行と、サブ処理装置
Ｄの処理の実行とは互いに干渉されることなく完全に並
列に動作している。
【００１３】次に、サブ処理装置Ａを基準処理装置とし
て、サブ処理装置Ａ及びその管理下のサブ処理装置ＡＡ
及びＡＢの動作シ−ケンスを追ってみる。まず、ポイン
トＰ１でメインＣＰＵ部１からサブ処理装置Ａに対して
指令されたマクロ命令ＩＡを受けて、サブ処理装置Ａは
そのマクロ命令の実行を開始する。サブ処理装置Ａはポ
イントＰ１４及びＰ１５で自身の管理下のサブ処理装置
ＡＡ及びＡＢに対してそれぞれミクロ命令ＩＡＡ及びＩ
ＡＢを出力する。ポイントＰ１におけるマクロ命令ＩＡ
は、サブ処理装置Ａからサブ処理装置ＡＡ，ＡＢへのス
トア命令を含んでいないので、サブ処理装置ＡＡ，ＡＢ
におけるミクロ命令ＩＡＡ，ＩＡＢに対する処理が終了
するのを待たずしてサブ処理装置Ａはマクロ命令ＩＡに
対する処理を終了することができる。ポイントＰ５でメ
インＣＰＵ部１は次のマクロ命令ＩＡをサブ処理装置Ａ
に対し指令する。サブ処理装置Ａは、その点アイドル状
態にあるため、そのマクロ命令ＩＡを直ちに受け付ける
と同時に実行を開始する。サブ処理装置ＡはポイントＰ
１６でサブ処理装置ＡＡに、ポイントＰ１７でサブ処理
装置ＡＢに対しそれぞれミクロ命令ＩＡＡ及びＩＡＢを
指令する。ポイントＰ１８で、サブ処理装置Ａはサブ処
理装置ＡＡの結果デ−タが必要となるため、ストア命令
ＳＡＡをサブ処理装置ＡＡに対し指令する。サブ処理装
置ＡＡはその時点ですでに必要な処理を終了しているの
でストア命令ＳＡＡを直ちに実行し（ＳＩ）、結果デ−
タをポイントＰ１９のデ−タフェッチステ−トＤでデ−
タバスＡＤａｔａｌ４に出力し、サブ処理装置Ａはその
デ−タを得て、Ｐ５におけるマクロ命令ＩＡによって指
示されているメモリシステム（例えばレジスタファイ
ル）の適切なアドレスに記憶する。同様に、ポイントＰ
２０で、サブ処理装置Ａはサブ処理装置ＡＢの結果デ−
タが必要となり、ストア命令ＳＡＢをサブ処理装置ＡＢ
に対して指令する。その時点で、サブ処理装置ＡＢはＰ
１７で指令されたミクロ命令ＩＡＢの最後の基本命令Ｉ
を実行中であり、まだ必要な前記結果デ−タを得ていな
い。そのため、ストア命令ＳＡＢは直ちに実行されず、
サブ処理装置Ａはストア命令ＳＡＢのデ−タフェッチス
テ−トＤでサブ処理装置ＡＢの必要な処理が終了するま
で待ち状態（図中---で表現）となる。サブ処理装置Ａ
Ｂは、ポイントＰ２３でＰ１７に対応するミクロ命令Ｉ
ＡＢに関する必要な処理を終了し、前記ストア命令の実
行ステ−トＳＩで結果デ−タをＡＤａｔａｌ４に出力す
る。ポイントＰ２４でその出力された結果デ−タがサブ
処理装置Ａにフェッチされ、待たされていたデ−タフェ
ッチステ−トＤは終了する。これらの動作と並列に、メ
インＣＰＵ部１は、ポイントＰ１２でサブ処理装置Ａに
対してストア命令ＳＡを指令し、ポイントＰ５で指令し
たマクロ命令ＩＡに対応する最終的な結果デ−タを要求
している。それが、ポイントＰ２４でえられた前記結果
デ−タと同一のものであるとすると、サブ処理装置Ａは
ポイントＰ２１でそれを直接ハンドリングして、Ｐ１２
で指令されたストア命令ＳＡに対応したストア処理ステ
−トＳＩを実行する。これを、下位レベルのサブ処理装
置からのデ−タのダイレクトパスモ−ドと呼ぶ。ポイン
トＰ２０におけるストア命令ＳＡＢと同様、ポイントＰ
１２におけるストア命令ＳＡもその時点でサブ処理装置
Ａの必要な処理が終了していないため、ポイントＰ１２
のストア命令ＳＡのデ−タフェッチステ−トＤでメイン
ＣＰＵ部１は一時的に待たされる。メインＣＰＵ部１
は、ポイントＰ２２で必要な結果デ−タを得てデ−タフ
ェッチステ−トＤを終了する。
て、サブ処理装置Ａ及びその管理下のサブ処理装置ＡＡ
及びＡＢの動作シ−ケンスを追ってみる。まず、ポイン
トＰ１でメインＣＰＵ部１からサブ処理装置Ａに対して
指令されたマクロ命令ＩＡを受けて、サブ処理装置Ａは
そのマクロ命令の実行を開始する。サブ処理装置Ａはポ
イントＰ１４及びＰ１５で自身の管理下のサブ処理装置
ＡＡ及びＡＢに対してそれぞれミクロ命令ＩＡＡ及びＩ
ＡＢを出力する。ポイントＰ１におけるマクロ命令ＩＡ
は、サブ処理装置Ａからサブ処理装置ＡＡ，ＡＢへのス
トア命令を含んでいないので、サブ処理装置ＡＡ，ＡＢ
におけるミクロ命令ＩＡＡ，ＩＡＢに対する処理が終了
するのを待たずしてサブ処理装置Ａはマクロ命令ＩＡに
対する処理を終了することができる。ポイントＰ５でメ
インＣＰＵ部１は次のマクロ命令ＩＡをサブ処理装置Ａ
に対し指令する。サブ処理装置Ａは、その点アイドル状
態にあるため、そのマクロ命令ＩＡを直ちに受け付ける
と同時に実行を開始する。サブ処理装置ＡはポイントＰ
１６でサブ処理装置ＡＡに、ポイントＰ１７でサブ処理
装置ＡＢに対しそれぞれミクロ命令ＩＡＡ及びＩＡＢを
指令する。ポイントＰ１８で、サブ処理装置Ａはサブ処
理装置ＡＡの結果デ−タが必要となるため、ストア命令
ＳＡＡをサブ処理装置ＡＡに対し指令する。サブ処理装
置ＡＡはその時点ですでに必要な処理を終了しているの
でストア命令ＳＡＡを直ちに実行し（ＳＩ）、結果デ−
タをポイントＰ１９のデ−タフェッチステ−トＤでデ−
タバスＡＤａｔａｌ４に出力し、サブ処理装置Ａはその
デ−タを得て、Ｐ５におけるマクロ命令ＩＡによって指
示されているメモリシステム（例えばレジスタファイ
ル）の適切なアドレスに記憶する。同様に、ポイントＰ
２０で、サブ処理装置Ａはサブ処理装置ＡＢの結果デ−
タが必要となり、ストア命令ＳＡＢをサブ処理装置ＡＢ
に対して指令する。その時点で、サブ処理装置ＡＢはＰ
１７で指令されたミクロ命令ＩＡＢの最後の基本命令Ｉ
を実行中であり、まだ必要な前記結果デ−タを得ていな
い。そのため、ストア命令ＳＡＢは直ちに実行されず、
サブ処理装置Ａはストア命令ＳＡＢのデ−タフェッチス
テ−トＤでサブ処理装置ＡＢの必要な処理が終了するま
で待ち状態（図中---で表現）となる。サブ処理装置Ａ
Ｂは、ポイントＰ２３でＰ１７に対応するミクロ命令Ｉ
ＡＢに関する必要な処理を終了し、前記ストア命令の実
行ステ−トＳＩで結果デ−タをＡＤａｔａｌ４に出力す
る。ポイントＰ２４でその出力された結果デ−タがサブ
処理装置Ａにフェッチされ、待たされていたデ−タフェ
ッチステ−トＤは終了する。これらの動作と並列に、メ
インＣＰＵ部１は、ポイントＰ１２でサブ処理装置Ａに
対してストア命令ＳＡを指令し、ポイントＰ５で指令し
たマクロ命令ＩＡに対応する最終的な結果デ−タを要求
している。それが、ポイントＰ２４でえられた前記結果
デ−タと同一のものであるとすると、サブ処理装置Ａは
ポイントＰ２１でそれを直接ハンドリングして、Ｐ１２
で指令されたストア命令ＳＡに対応したストア処理ステ
−トＳＩを実行する。これを、下位レベルのサブ処理装
置からのデ−タのダイレクトパスモ−ドと呼ぶ。ポイン
トＰ２０におけるストア命令ＳＡＢと同様、ポイントＰ
１２におけるストア命令ＳＡもその時点でサブ処理装置
Ａの必要な処理が終了していないため、ポイントＰ１２
のストア命令ＳＡのデ−タフェッチステ−トＤでメイン
ＣＰＵ部１は一時的に待たされる。メインＣＰＵ部１
は、ポイントＰ２２で必要な結果デ−タを得てデ−タフ
ェッチステ−トＤを終了する。
【００１４】上記方式による中央演算処理内並列処理を
階層並列処理方式と呼ぶ。本方式による利点をまとめて
おく。
階層並列処理方式と呼ぶ。本方式による利点をまとめて
おく。
【００１５】（１）あるレベル（階層）に存在する処理
装置がそれより下位レベルに存在する様々なサブ処理装
置に対して、命令（ストア命令以外）及びその命令に必
要なデ−タを次々に出力していく場合、前記処理装置か
ストア命令をサブ処理装置に指令するまでそのサブ処理
装置との同期処理（処理間のリレ−ションに矛盾が生じ
ない様に、処理装置間で待ち合わせる処理）を行う必要
がない。
装置がそれより下位レベルに存在する様々なサブ処理装
置に対して、命令（ストア命令以外）及びその命令に必
要なデ−タを次々に出力していく場合、前記処理装置か
ストア命令をサブ処理装置に指令するまでそのサブ処理
装置との同期処理（処理間のリレ−ションに矛盾が生じ
ない様に、処理装置間で待ち合わせる処理）を行う必要
がない。
【００１６】（２）ストア命令の出力を、できるだけ後
の時刻にずらしていく、すなわち、サブ処理装置からの
必要なデ−タのストア処理を、そのデ−タが実際に必要
となるまで遅らせるコンパイル上の最適化によって、容
易に、処理装置間の並列処理動作の効率をより最適化す
ることができる。
の時刻にずらしていく、すなわち、サブ処理装置からの
必要なデ−タのストア処理を、そのデ−タが実際に必要
となるまで遅らせるコンパイル上の最適化によって、容
易に、処理装置間の並列処理動作の効率をより最適化す
ることができる。
【００１７】（３）メインＣＰＵ部又はサブ処理装置の
下に、同じア−キテクチャで新たなサブ処理を追加して
いくことによって、容易に処理能力・処理機能を追加し
ていくことができる。
下に、同じア−キテクチャで新たなサブ処理を追加して
いくことによって、容易に処理能力・処理機能を追加し
ていくことができる。
【００１８】次に、図１のサブ処理装置Ａ２ａを用い
て、一般的なサブ処理装置のア−キテクチャについて説
明する。
て、一般的なサブ処理装置のア−キテクチャについて説
明する。
【００１９】サブ処理装置Ａ２ａは、例えば浮動小数点
数値処理を実行するＦＰＵ（Floating point operation
Processing Unit）の様な、メインＣＰＵ部１の処理機
能の一部を代行するコプロセッサとする。サブ処理装置
Ａ２ａ内は、前述したＣ，Ｉ，Ｄの外部との各インタ−
フェ−スから成るインタ−フェ−スユニット２００、レ
ジスタファイル２０２、実行ユニットＥ２０１、ストア
ユニットＳＴＲ２０３及びスタックレジスタファイル２
０４から構成されている。インタ−フェ−スユニット２
００は、メインＣＰＵ部１からのマクロ命令及びデ−タ
を受信する。もし、先行する命令の実行処理が終了して
いない場合、前記の新たなマクロ命令及びデ−タは、一
時的にインタ−フェ−スユニット２００内の命令キュ−
及びデ−タキュ−等のテンポラリストレ−ジに蓄えられ
る。実行ユニットＥ２０１は、レジスタファイル２０２
内のレジスタを対象とした演算及び操作、又はレジスタ
ファイル２０２内のレジスタとインタ−フェ−スユニッ
トによって受信したメインＣＰＵ部１からのデ−タを用
いた演算及び操作を行う。ストアユニットＳＴＲ２０３
は、メインＣＰＵ部１からのストア命令の指令に呼応し
て、レジスタファイル上の指定されたレジスタの内容を
メインＣＰＵ部１の対応するバスサイクルで、入出力イ
ンタ−フェ−スＤよりデ−タバスＤａｔａｌ１に出力す
る機能を有する。この際、ストアユニットＳＴＲ２０３
は、すでにメインＣＰＵ部１から指令されていて、イン
タ−フェ−スユニット２００内のテンポラリストレ−ジ
に一時的に蓄えられている先行するマクロ命令の中で、
少なくとも、前記ストア命令で指定された対象レジスタ
を、そのマクロ命令の処理結果をロ−ドするために使用
するデスティネ−ションレジスタとして指定する命令
（マクロ命令）が存在していれば、メインＣＰＵ部１か
らの前記ストア命令に対するレディ信号（アクティブな
場合、そのストア命令の処理が終了したことを示す制御
信号）を、サブ処理装置Ａ２ａのインタ−フェ−ス部Ｃ
が一時的に非アクティブに固定することによってメイン
ＣＰＵ部１を待たせる方式の同期処理を行い、メインＣ
ＰＵ部１とサブ処理装置Ａ２ａとの間で同期をとる。こ
れにより、各処理装置間のデ−タの処理順序に矛盾を生
じない様にし、メインＣＰＵ部１上に記述されている処
理シ−ケンスをシ−ケンシャルに実行することができ
る。前記条件が解除された時、すなわち先行するマクロ
命令の中で、ストア命令により指示されたレジスタをデ
スティネ−ションレジスタとして使用するマクロ命令の
処理が全て終了したとき、レディ信号がアクティブ状態
に転じ、メインＣＰＵ部１は次の実行動作に移行する。
スタックレジスタファイル２０４はサブ処理装置内Ａ内
のメモリユニットであり、メインＣＰＵ部１の実行する
シ−ケンサの中でタスクスイッチが生じた場合、レジス
タファイルの内容をコピ−してスタックしていく機能
や、メインＣＰＵ部１２ａからの外部デ−タの代りにス
タックレジスタファイル２０４のデ−タを用いて、実行
ユニットＥ２０１が演算及び操作を実行する機能等を有
する。また、スタックレジスタファイル２０４は、メイ
ンＣＰＵ部１からメモリリソ−スの１つとしてアクセス
できる。すなわち、メインＣＰＵ部１のロ−カルメモリ
と同等にアクセスすることができる。また、記述したよ
うに、サブ処理装置Ａ２ａは、より下位レベルのサブ処
理装置と通信するためのバスインタ−フェ−スチャネル
プロトコルＡＤａｔａ，ＡＡＤＤＲ，ＡＣＯＮＴを有す
る。
数値処理を実行するＦＰＵ（Floating point operation
Processing Unit）の様な、メインＣＰＵ部１の処理機
能の一部を代行するコプロセッサとする。サブ処理装置
Ａ２ａ内は、前述したＣ，Ｉ，Ｄの外部との各インタ−
フェ−スから成るインタ−フェ−スユニット２００、レ
ジスタファイル２０２、実行ユニットＥ２０１、ストア
ユニットＳＴＲ２０３及びスタックレジスタファイル２
０４から構成されている。インタ−フェ−スユニット２
００は、メインＣＰＵ部１からのマクロ命令及びデ−タ
を受信する。もし、先行する命令の実行処理が終了して
いない場合、前記の新たなマクロ命令及びデ−タは、一
時的にインタ−フェ−スユニット２００内の命令キュ−
及びデ−タキュ−等のテンポラリストレ−ジに蓄えられ
る。実行ユニットＥ２０１は、レジスタファイル２０２
内のレジスタを対象とした演算及び操作、又はレジスタ
ファイル２０２内のレジスタとインタ−フェ−スユニッ
トによって受信したメインＣＰＵ部１からのデ−タを用
いた演算及び操作を行う。ストアユニットＳＴＲ２０３
は、メインＣＰＵ部１からのストア命令の指令に呼応し
て、レジスタファイル上の指定されたレジスタの内容を
メインＣＰＵ部１の対応するバスサイクルで、入出力イ
ンタ−フェ−スＤよりデ−タバスＤａｔａｌ１に出力す
る機能を有する。この際、ストアユニットＳＴＲ２０３
は、すでにメインＣＰＵ部１から指令されていて、イン
タ−フェ−スユニット２００内のテンポラリストレ−ジ
に一時的に蓄えられている先行するマクロ命令の中で、
少なくとも、前記ストア命令で指定された対象レジスタ
を、そのマクロ命令の処理結果をロ−ドするために使用
するデスティネ−ションレジスタとして指定する命令
（マクロ命令）が存在していれば、メインＣＰＵ部１か
らの前記ストア命令に対するレディ信号（アクティブな
場合、そのストア命令の処理が終了したことを示す制御
信号）を、サブ処理装置Ａ２ａのインタ−フェ−ス部Ｃ
が一時的に非アクティブに固定することによってメイン
ＣＰＵ部１を待たせる方式の同期処理を行い、メインＣ
ＰＵ部１とサブ処理装置Ａ２ａとの間で同期をとる。こ
れにより、各処理装置間のデ−タの処理順序に矛盾を生
じない様にし、メインＣＰＵ部１上に記述されている処
理シ−ケンスをシ−ケンシャルに実行することができ
る。前記条件が解除された時、すなわち先行するマクロ
命令の中で、ストア命令により指示されたレジスタをデ
スティネ−ションレジスタとして使用するマクロ命令の
処理が全て終了したとき、レディ信号がアクティブ状態
に転じ、メインＣＰＵ部１は次の実行動作に移行する。
スタックレジスタファイル２０４はサブ処理装置内Ａ内
のメモリユニットであり、メインＣＰＵ部１の実行する
シ−ケンサの中でタスクスイッチが生じた場合、レジス
タファイルの内容をコピ−してスタックしていく機能
や、メインＣＰＵ部１２ａからの外部デ−タの代りにス
タックレジスタファイル２０４のデ−タを用いて、実行
ユニットＥ２０１が演算及び操作を実行する機能等を有
する。また、スタックレジスタファイル２０４は、メイ
ンＣＰＵ部１からメモリリソ−スの１つとしてアクセス
できる。すなわち、メインＣＰＵ部１のロ−カルメモリ
と同等にアクセスすることができる。また、記述したよ
うに、サブ処理装置Ａ２ａは、より下位レベルのサブ処
理装置と通信するためのバスインタ−フェ−スチャネル
プロトコルＡＤａｔａ，ＡＡＤＤＲ，ＡＣＯＮＴを有す
る。
【００２０】次に、ある階層レベルに存在する処理装置
と、その処理装置の管理下に接続される１レベル下位の
階層のサブ処理装置との間の結合方式について、図１に
示した方式以外のものを挙げ、特徴及び効果を説明す
る。
と、その処理装置の管理下に接続される１レベル下位の
階層のサブ処理装置との間の結合方式について、図１に
示した方式以外のものを挙げ、特徴及び効果を説明す
る。
【００２１】図３は、図１の例において、アドレスバス
ＡＤＤＲｌ３で代用していた命令バスＩとコントロ−ル
バスＣＯＮＴｌで代用されているサブ処理装置を制御す
るための制御バス（各サブ処理装置の入力インタ−フェ
−スＣに入力されている）とを分離し、メインＣＰＵ部
１にサブ処理装置用の命令バスＳＩＮＳＴＳｌ３と制御
バスＳＣＯＮＴＳｌ２を特別に設けた実施例である。本
方式は、以下の特徴と効果を有する。
ＡＤＤＲｌ３で代用していた命令バスＩとコントロ−ル
バスＣＯＮＴｌで代用されているサブ処理装置を制御す
るための制御バス（各サブ処理装置の入力インタ−フェ
−スＣに入力されている）とを分離し、メインＣＰＵ部
１にサブ処理装置用の命令バスＳＩＮＳＴＳｌ３と制御
バスＳＣＯＮＴＳｌ２を特別に設けた実施例である。本
方式は、以下の特徴と効果を有する。
【００２２】（１）アドレスバスＡＤＤＲｌ３によるア
ドレス指定を伴うメインリソ−ス３へのメインＣＰＵ部
１のアクセスと、サブ処理装置Ａ，Ｂへの任意のマクロ
命令の指令及びサブ処理装置Ａ，Ｂでの処理の実行とを
並列化することができる。図１の例では、アドレスバス
ＡＤＤＲｌ３の一部をマクロ命令を指定するための命令
バスとして用いているため、ランダムなアドレスに配置
されているメインリソ−ス３上のデ−タにアドレスバス
ＡＤＤＲｌ３を用いてアクセスした場合、同時にマクロ
命令の指令ができなくなるため、そのアクセス対象とな
ったデ−タ１つ１つに対してそのアクセスと並行に、任
意のマクロ命令による演算処理の指示を行い、サブ処理
装置メインＣＰＵ部１のメインリソ−ス３への前記アク
セス動作と並列に動作させることが困難である（実行す
るマクロ命令の種類が１つに限定されていれば、事前に
そのマクロ命令をサブ処理装置に指定しておくことによ
り、並列動作が可能となる）。（２）事前にサブ処理装
置に指示するマクロ命令がメインＣＰＵ部１にわかって
いる場合、すなわちメインＣＰＵ部１内のメモリにその
シ−ケンスが記憶されているか又はメインＣＰＵ部１が
そのシ−ケンスを外部から事前にプリフェッチしておい
て内部の命令キュ−等のストレ−ジバッファに蓄えてい
る場合、メインＣＰＵ部１の動作とそのサブ処理装置の
動作の大部分を並列化することができる。特に、メイン
リソ−ス３上のデ−タをサブ処理装置が利用しない場合
（サブ処理装置内のレジスタファイルがスタックレジス
タファイル上のデ−タのみで処理を実行できる場合）、
メインＣＰＵ部１の動作とそのサブ処理装置の動作を完
全に並列化できる。
ドレス指定を伴うメインリソ−ス３へのメインＣＰＵ部
１のアクセスと、サブ処理装置Ａ，Ｂへの任意のマクロ
命令の指令及びサブ処理装置Ａ，Ｂでの処理の実行とを
並列化することができる。図１の例では、アドレスバス
ＡＤＤＲｌ３の一部をマクロ命令を指定するための命令
バスとして用いているため、ランダムなアドレスに配置
されているメインリソ−ス３上のデ−タにアドレスバス
ＡＤＤＲｌ３を用いてアクセスした場合、同時にマクロ
命令の指令ができなくなるため、そのアクセス対象とな
ったデ−タ１つ１つに対してそのアクセスと並行に、任
意のマクロ命令による演算処理の指示を行い、サブ処理
装置メインＣＰＵ部１のメインリソ−ス３への前記アク
セス動作と並列に動作させることが困難である（実行す
るマクロ命令の種類が１つに限定されていれば、事前に
そのマクロ命令をサブ処理装置に指定しておくことによ
り、並列動作が可能となる）。（２）事前にサブ処理装
置に指示するマクロ命令がメインＣＰＵ部１にわかって
いる場合、すなわちメインＣＰＵ部１内のメモリにその
シ−ケンスが記憶されているか又はメインＣＰＵ部１が
そのシ−ケンスを外部から事前にプリフェッチしておい
て内部の命令キュ−等のストレ−ジバッファに蓄えてい
る場合、メインＣＰＵ部１の動作とそのサブ処理装置の
動作の大部分を並列化することができる。特に、メイン
リソ−ス３上のデ−タをサブ処理装置が利用しない場合
（サブ処理装置内のレジスタファイルがスタックレジス
タファイル上のデ−タのみで処理を実行できる場合）、
メインＣＰＵ部１の動作とそのサブ処理装置の動作を完
全に並列化できる。
【００２３】図４は、デ−タバスＤａｔａｌ１に直接サ
ブ処理装置Ａ，Ｂを接続するのではなく、図３の例に加
えてさらに、独立したサブ処理装置用のデ−タバスＳＤ
ａｔａｓｌ１を設けてそこにサブ処理装置Ａ，Ｂのデ−
タ入出力インタ−フェ−スＤを接続した実施例である。
本実施例は以下に示す特徴及び効果を有する。
ブ処理装置Ａ，Ｂを接続するのではなく、図３の例に加
えてさらに、独立したサブ処理装置用のデ−タバスＳＤ
ａｔａｓｌ１を設けてそこにサブ処理装置Ａ，Ｂのデ−
タ入出力インタ−フェ−スＤを接続した実施例である。
本実施例は以下に示す特徴及び効果を有する。
【００２４】（１）メインＣＰＵ部１によるメインリソ
−ス３へのアクセスとサブ処理装置Ａ，Ｂへのマクロ命
令の指示とを並列化できる点は、図３の場合と同様であ
る。ただし、サブ処理装置Ａ，Ｂでの処理に関連したメ
インリソ−ス３上のデ−タはメインＣＰＵ部１を介して
ハンドリングされ、サブ処理装置とメインリソ−ス３と
の間でやりとりされる。
−ス３へのアクセスとサブ処理装置Ａ，Ｂへのマクロ命
令の指示とを並列化できる点は、図３の場合と同様であ
る。ただし、サブ処理装置Ａ，Ｂでの処理に関連したメ
インリソ−ス３上のデ−タはメインＣＰＵ部１を介して
ハンドリングされ、サブ処理装置とメインリソ−ス３と
の間でやりとりされる。
【００２５】（２）図３の実施例の（２）の特徴・効果
の他に、サブリソ−ス３ａをサブ処理装置用のバスシス
テムＳｌ（ＳＩＮＳＴ，ＳＣＯＮＴ，ＳＤａｔａ）上に
設けることによって、メインリソ−ス３をアクセスしな
くてもサブリソ−ス３ａ上のデ−タを用いてサブ処理装
置にて実行する処理が実現できるようにしておくことに
より、メインＣＰＵ部１の動作とサブ処理装置の動作と
が完全に並列動作できる時間を大幅に長くすることがで
きる。
の他に、サブリソ−ス３ａをサブ処理装置用のバスシス
テムＳｌ（ＳＩＮＳＴ，ＳＣＯＮＴ，ＳＤａｔａ）上に
設けることによって、メインリソ−ス３をアクセスしな
くてもサブリソ−ス３ａ上のデ−タを用いてサブ処理装
置にて実行する処理が実現できるようにしておくことに
より、メインＣＰＵ部１の動作とサブ処理装置の動作と
が完全に並列動作できる時間を大幅に長くすることがで
きる。
【００２６】次にサブ処理装置内の並列処理について述
べる。
べる。
【００２７】前述した様にサブ処理装置は、メインＣＰ
Ｕ部１からみるとマクロ命令として定義された１つ以上
の機能を実行するコプロセッサとして観測される。各機
能の実行方法は、サブ処理装置側で自由に決定でき、結
果的にストア命令がメインＣＰＵ部１から指令されたと
きに必要な結果デ−タがメインＣＰＵ部１側へ受け渡さ
れるという条件さえ満たされれば、メインＣＰＵ部１上
で実行される全体のシ−ケンスには一切矛盾を生じな
い。従って、サブ処理装置の構成法及び処理方式につい
ては以下の特徴及び柔軟性がある。
Ｕ部１からみるとマクロ命令として定義された１つ以上
の機能を実行するコプロセッサとして観測される。各機
能の実行方法は、サブ処理装置側で自由に決定でき、結
果的にストア命令がメインＣＰＵ部１から指令されたと
きに必要な結果デ−タがメインＣＰＵ部１側へ受け渡さ
れるという条件さえ満たされれば、メインＣＰＵ部１上
で実行される全体のシ−ケンスには一切矛盾を生じな
い。従って、サブ処理装置の構成法及び処理方式につい
ては以下の特徴及び柔軟性がある。
【００２８】（１）サブ処理装置の下位レベルにさらな
るサブ処理装置を設けて、前述した様な階層型並列処理
を実現でき、機能性能の向上を図ることができる。
るサブ処理装置を設けて、前述した様な階層型並列処理
を実現でき、機能性能の向上を図ることができる。
【００２９】（２）サブ処理装置内で、上位レベルから
得た命令（例えばマクロ命令、ミクロ命令）をさらに小
さな基本命令に分解し、それら基本命令間で並列処理を
行うことにより、処理性能をさらに向上させることがで
きる。
得た命令（例えばマクロ命令、ミクロ命令）をさらに小
さな基本命令に分解し、それら基本命令間で並列処理を
行うことにより、処理性能をさらに向上させることがで
きる。
【００３０】本実施例の並列処理型中央演算処理装置の
並列方式の点からみた従来の処理装置に対する絶対的な
メリットを次に示す。
並列方式の点からみた従来の処理装置に対する絶対的な
メリットを次に示す。
【００３１】（１）マクロ命令化により、複数の基本オ
ペレ−ションを１マシン命令語として表現できるため、
従来の中央演算処理装置に比べて非常に少ないビット数
で命令デ−タを構成できる。命令のフェッチ動作はメイ
ンＣＰＵ部の扱うデ−タ量の半分以上を扱い、メインＣ
ＰＵ部にとって非常に高負荷である。この事は、メイン
ＣＰＵ部がフェッチすべき全体のデ−タ量を従来のシス
テムに比べて非常に少なくでき、その分処理速度の向上
を図ることができる。
ペレ−ションを１マシン命令語として表現できるため、
従来の中央演算処理装置に比べて非常に少ないビット数
で命令デ−タを構成できる。命令のフェッチ動作はメイ
ンＣＰＵ部の扱うデ−タ量の半分以上を扱い、メインＣ
ＰＵ部にとって非常に高負荷である。この事は、メイン
ＣＰＵ部がフェッチすべき全体のデ−タ量を従来のシス
テムに比べて非常に少なくでき、その分処理速度の向上
を図ることができる。
【００３２】（２）サブ処理装置内の性能向上（例えば
サブ処理装置内で並列処理を行う）がメインＣＰＵ部の
ア−キテクチャに影響を与えることなく実施でき、将来
の性能改善に有利。
サブ処理装置内で並列処理を行う）がメインＣＰＵ部の
ア−キテクチャに影響を与えることなく実施でき、将来
の性能改善に有利。
【００３３】（３）メインＣＰＵ部の処理能力の許容す
る範囲で、サブ処理装置の数を自在に増やすことがで
き、結合機能の向上及びサブ処理装置間並列処理による
処理能力の向上を容易に行うことができる。
る範囲で、サブ処理装置の数を自在に増やすことがで
き、結合機能の向上及びサブ処理装置間並列処理による
処理能力の向上を容易に行うことができる。
【００３４】（４）メインＣＰＵ部も、命令バスを別に
用意する（図３、図４の実施例）ことにより、プログラ
ムのシ−ケンスに矛盾をきたさず、結果デ−タが正しく
得られる範囲で、メインＣＰＵ部からサブ処理装置への
マクロ命令指令操作とメインＣＰＵ部におけるメインＣ
ＰＵ部のみで実行可能な命令処理とを並列に処理するこ
とができる。
用意する（図３、図４の実施例）ことにより、プログラ
ムのシ−ケンスに矛盾をきたさず、結果デ−タが正しく
得られる範囲で、メインＣＰＵ部からサブ処理装置への
マクロ命令指令操作とメインＣＰＵ部におけるメインＣ
ＰＵ部のみで実行可能な命令処理とを並列に処理するこ
とができる。
【００３５】図５は、本実施例の階層並列処理型中央演
算処理装置における、並列処理構造をまとめたものであ
る。メインＣＰＵ部は、図３、図４に示した様な専用の
インストラクションバスを有するＳｌ３を有し、サブ処
理装置に対して、自身で実行する命令処理（Ｉ）と並列
に、マクロ命令（ＭＩ）を出力することができる。メイ
ンＣＰＵ部は、下位レベルにサブ処理装置Ａとサブ処理
装置Ｂを有し、メインＣＰＵ部からのマクロ命令ＭＩ
Ａ，ＭＩＢにそれぞれ呼応して動作する。サブ処理装置
Ａは、さらにその下位レベルにサブ処理装置ＡＡを有
し、サブ処理装置Ａからのミクロ命令ＭＩＡＡに呼応し
て動作する。各サブ処理装置は、上位からのマクロ命令
ＭＩＡ，ＭＩＢ又はミクロ命令ＭＩＡＡを受けると、そ
れらをよりプリミティブな処理単位である基本命令ＢＩ
に分解し、実行ユニットにより処理する。すでに説明し
た様に、サブ処理装置Ａは、より下位のサブ処理装置Ａ
Ａと階層並列処理動作を行う。サブ処理装置Ｂは自身の
内部に複数の実行ユニットを有し、その間で基本命令Ｂ
Ｉを分担して、並列に処理する機能を有する。上位から
指令されたマクロ命令は、１つの機能としてその処理ア
ルゴリズムが規定されているものであれば、そのマクロ
命令を構成する基本命令またはミクロ命令間の並列性は
予め明白であり、その並列性を最大に引き出せるような
サブ処理装置内の処理構造を設計段階で規定することが
でき、性能を向上させることができる。逆に基本命令の
レベルで並列処理性の高い機能をマクロ命令として規定
すれば、より効果的な並列動作が期待できる。
算処理装置における、並列処理構造をまとめたものであ
る。メインＣＰＵ部は、図３、図４に示した様な専用の
インストラクションバスを有するＳｌ３を有し、サブ処
理装置に対して、自身で実行する命令処理（Ｉ）と並列
に、マクロ命令（ＭＩ）を出力することができる。メイ
ンＣＰＵ部は、下位レベルにサブ処理装置Ａとサブ処理
装置Ｂを有し、メインＣＰＵ部からのマクロ命令ＭＩ
Ａ，ＭＩＢにそれぞれ呼応して動作する。サブ処理装置
Ａは、さらにその下位レベルにサブ処理装置ＡＡを有
し、サブ処理装置Ａからのミクロ命令ＭＩＡＡに呼応し
て動作する。各サブ処理装置は、上位からのマクロ命令
ＭＩＡ，ＭＩＢ又はミクロ命令ＭＩＡＡを受けると、そ
れらをよりプリミティブな処理単位である基本命令ＢＩ
に分解し、実行ユニットにより処理する。すでに説明し
た様に、サブ処理装置Ａは、より下位のサブ処理装置Ａ
Ａと階層並列処理動作を行う。サブ処理装置Ｂは自身の
内部に複数の実行ユニットを有し、その間で基本命令Ｂ
Ｉを分担して、並列に処理する機能を有する。上位から
指令されたマクロ命令は、１つの機能としてその処理ア
ルゴリズムが規定されているものであれば、そのマクロ
命令を構成する基本命令またはミクロ命令間の並列性は
予め明白であり、その並列性を最大に引き出せるような
サブ処理装置内の処理構造を設計段階で規定することが
でき、性能を向上させることができる。逆に基本命令の
レベルで並列処理性の高い機能をマクロ命令として規定
すれば、より効果的な並列動作が期待できる。
【００３６】
【発明の効果】本発明によれば、第１の処理部は第２の
処理部での処理の終了を待つこと無く次の命令を第２の
処理部に送ることができ、またその他の処理を進めるこ
とができるので、処理部間でのデータの受け渡しを効率
よく行うことができ処理の効率を高めることができる。
処理部での処理の終了を待つこと無く次の命令を第２の
処理部に送ることができ、またその他の処理を進めるこ
とができるので、処理部間でのデータの受け渡しを効率
よく行うことができ処理の効率を高めることができる。
【図１】並列処理方式中央演算処理装置のハードウエア
ブロック図
ブロック図
【図２】本発明の動作シーケンスの一例を説明する図
【図３】サブ処理装置への専用インストラクションバス
とコントロールバスを有するメインＣＰＵ部を示す図
とコントロールバスを有するメインＣＰＵ部を示す図
【図４】サブ処理装置への専用インストラクションバス
とコントローラバス及びデータバスを有するメインＣＰ
Ｕ部の例
とコントローラバス及びデータバスを有するメインＣＰ
Ｕ部の例
【図５】本システムの階層並列処理を示す図
１…メインＣＰＵ部、２…サブ処理装置、３…メインリ
ソース、２００…入出力インターフェース、２０２…レ
ジスタファイル、２０３…ストア処理回路、２０４…ス
タックレジスタファイル
ソース、２００…入出力インターフェース、２０２…レ
ジスタファイル、２０３…ストア処理回路、２０４…ス
タックレジスタファイル
Claims (3)
- 【請求項１】シーケンシャルに記述された命令列を実行
する第１の処理部と、この第１の処理部からアクセス可
能なようにバスで接続されたメモリ手段と、前記第１の
処理部とバスで接続されて前記第１の処理部からの命令
を受けて実行する第２の処理部とを備えた処理装置にお
いて、 前記第１の処理部は、結果データを返すレジスタ手段の
アドレスを指定して前記第２の処理部に命令を送る手段
と、前記第２の処理部から結果データを受け取るための
ストア命令を前記結果データが返送されたレジスタ手段
のアドレスを指定して前記第２の処理部に送る手段と、
前記第２の処理部に送ったストア命令の実行を許すレデ
ィ信号がアクティブになるまで待つための手段とを有
し、 前記第２の処理部は、命令の実行中に新たに受けた命令
を保持する手段と、前記第１の処理部からのストア命令
を受けてこのストア命令に先立って受け付けられた命令
の中でこのストア命令と共に指定されたレジスタ手段の
アドレスを結果データの返送先として指定した命令の有
無を調べる手段と、前記レジスタ手段のアドレスを指定
した命令が存在しないときはレディ信号をアクティブに
して前記レジスタ手段のアドレスから結果データをバス
に出力する手段と、前記レジスタ手段のアドレスを指定
した命令が存在する場合は前記レディ信号を非アクティ
ブにする手段とを有することを特徴とする処理装置。 - 【請求項２】請求項１に記載の処理装置において、前記
第１の処理部は１つ又は複数の基本命令で構成されたマ
クロ命令を生成して前記第２の処理部に送る手段と、前
記第２の処理部は前記第１の処理部から受け取ったマク
ロ命令を基本命令に分解して処理する手段とを有するこ
とを特徴とする処理装置。 - 【請求項３】請求項１に記載の処理装置において、前記
第１の処理部と前記第２の処理部の間に、前記第１の処
理部から前記第２の処理部に命令を送るバスと、前記第
１の処理部から前記第２の処理部を制御するバスとを分
離して設けたことを特徴とする処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162631A JP2884831B2 (ja) | 1991-07-03 | 1991-07-03 | 処理装置 |
| DE69230118T DE69230118T2 (de) | 1991-07-03 | 1992-07-01 | Prozessor mit hierarchischer Struktur |
| EP92111156A EP0521486B1 (en) | 1991-07-03 | 1992-07-01 | Hierarchical structure processor |
| US08/405,925 US5530889A (en) | 1991-07-03 | 1995-03-16 | Hierarchical structure processor having at least one sub-sequencer for executing basic instructions of a macro instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3162631A JP2884831B2 (ja) | 1991-07-03 | 1991-07-03 | 処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06131181A JPH06131181A (ja) | 1994-05-13 |
| JP2884831B2 true JP2884831B2 (ja) | 1999-04-19 |
Family
ID=15758283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3162631A Expired - Fee Related JP2884831B2 (ja) | 1991-07-03 | 1991-07-03 | 処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5530889A (ja) |
| EP (1) | EP0521486B1 (ja) |
| JP (1) | JP2884831B2 (ja) |
| DE (1) | DE69230118T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010055629A (ja) * | 2009-11-30 | 2010-03-11 | Panasonic Corp | 画像音声信号処理装置及びそれを用いた電子機器 |
| US10230991B2 (en) | 2003-08-21 | 2019-03-12 | Socionext Inc. | Signal-processing apparatus including a second processor that, after receiving an instruction from a first processor, independantly controls a second data processing unit without further instrcuction from the first processor |
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| US6496926B1 (en) * | 1997-05-06 | 2002-12-17 | Microsoft Corporation | Computer-implemented paramaterless language with exception handler |
| US5987602A (en) * | 1997-05-06 | 1999-11-16 | Microsoft Corporation | Parameterless language in a machine for implementation thereof |
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| DE102018201417A1 (de) | 2018-01-30 | 2019-08-01 | Volkswagen Aktiengesellschaft | Verfahren zum Bereitstellen verifizierter Informationen über ein Verkehrszeichen, Verkehrszeichenanlage sowie Verfahren für ein Navigationssystem zur Verifikation eines Verkehrszeichens |
Family Cites Families (17)
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| US4914578A (en) * | 1983-04-18 | 1990-04-03 | Motorola, Inc. | Method and apparatus for interrupting a coprocessor |
| EP0123337A3 (en) * | 1983-04-18 | 1988-05-18 | Motorola, Inc. | A method and apparatus for coordinating execution of an instruction by a coprocessor |
| US4750110A (en) * | 1983-04-18 | 1988-06-07 | Motorola, Inc. | Method and apparatus for executing an instruction contingent upon a condition present in another data processor |
| JPS62214464A (ja) * | 1986-03-17 | 1987-09-21 | Hitachi Ltd | データ処理システム |
| US4809169A (en) * | 1986-04-23 | 1989-02-28 | Advanced Micro Devices, Inc. | Parallel, multiple coprocessor computer architecture having plural execution modes |
| JPH0619760B2 (ja) * | 1986-04-23 | 1994-03-16 | 日本電気株式会社 | 情報処理装置 |
| US4926318A (en) * | 1986-11-12 | 1990-05-15 | Nec Corporation | Micro processor capable of being connected with a coprocessor |
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1991
- 1991-07-03 JP JP3162631A patent/JP2884831B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-01 EP EP92111156A patent/EP0521486B1/en not_active Expired - Lifetime
- 1992-07-01 DE DE69230118T patent/DE69230118T2/de not_active Expired - Fee Related
-
1995
- 1995-03-16 US US08/405,925 patent/US5530889A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69230118T2 (de) | 2000-02-03 |
| EP0521486B1 (en) | 1999-10-13 |
| DE69230118D1 (de) | 1999-11-18 |
| US5530889A (en) | 1996-06-25 |
| EP0521486A2 (en) | 1993-01-07 |
| EP0521486A3 (ja) | 1994-03-09 |
| JPH06131181A (ja) | 1994-05-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |