JPH06162068A

JPH06162068A - ベクトル処理装置

Info

Publication number: JPH06162068A
Application number: JP31169292A
Authority: JP
Inventors: Toru Hashimoto; 徹橋本; Masamori Kashiyama; 正守柏山
Original assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Current assignee: Hitachi Ltd; Hitachi Computer Engineering Co Ltd
Priority date: 1992-11-20
Filing date: 1992-11-20
Publication date: 1994-06-10
Anticipated expiration: 2016-03-12
Also published as: JP3144918B2

Abstract

(57)【要約】【目的】スカラプロセッサからベクトルプロセッサへ発
行されるベクトル命令と同期させてスカラオペランドデ
ータを発行することによりベクトル処理装置の性能向上
を図る。【構成】スカラプロセッサとベクトルプロセッサから構
成されるベクトル処理装置で、ベクトルプロセッサ内
に、ベクトル命令バッファ１７、アドレスバッファ１９
と対応したスカラデータバッファ１８を備える。スカラ
プロセッサから発行されるベクトル命令、アドレス、ス
カラデータをそれぞれのバッファ１７，１９，１８に格
納し、ベクトル命令に従いベクトル演算器２６又はベク
トルロード／ストアリクエスタ２１へスカラデータ、ア
ドレスを供給する。【効果】スカラプロセッサから発行されるベクトル命令
と同期させてスカラデータ、アドレスを発行し、ベクト
ルプロセッサ内にこれらを格納するバッファを持つこと
により、ベクトルプロセッサ起動時間の短縮と、プロセ
ッサ間のデータ転送によるオーバーヘッドを削減すると
いう効果がある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、スカラ、ベクトルの２
つのプロセッサから構成されるベクトル処理装置に係
り、特にスカラプロセッサからベクトルプロセッサへの
命令とデータの転送を同期化することにより、ベクトル
プロセッサの起動及びベクトル命令の処理を高速化した
ベクトル処理装置に関する。

【０００２】

【従来の技術】一般に、ベクトル処理装置では、スカラ
処理を行なうスカラ命令とベクトル処理を行なうベクト
ル命令をそれぞれの命令列に分け、該ベクトル命令列を
ベクトルプロセッサが処理するのに必須な情報を、スカ
ラプロセッサがベクトルプロセッサに与える方式がとら
れる。このような方式をとるベクトル処理装置において
性能を向上させるには、ベクトルプロセッサによるベク
トル命令列の処理と、スカラプロセッサによる次ベクト
ル命令列処理に必要な情報のセットアップを並列に行
い、ベクトルプロセッサの処理が空くことなくスカラプ
ロセッサからベクトルプロセッサへ命令を発行すること
と、スカラ、ベクトル両プロセッサ間の情報転送におい
て、十分なスループットを確保することが必要である。

【０００３】これらを実現するため、スカラデータを保
持するスカラレジスタ、及びベクトルデータのアドレス
を保持するアドレスレジスタのコピーを持つことや、特
開昭６１−２３１６６４号公報に記載されるように、ス
カラプロセッサから発行されるベクトル命令、及びベク
トルデータのアドレスを格納するバッファをベクトルプ
ロセッサ内に持つことが知られている。

【０００４】これらの構成要素によるベクトル命令列の
処理では、先行するベクトル命令列の処理開始を指示す
るベクトルプロセッサ起動命令（以下ＥＸＶＰ命令）実
行時に、スカラレジスタ及びアドレスレジスタの内容が
それぞれのコピーに書き込まれ、スカラプロセッサから
のベクトル命令発行時に、命令及びアドレスは、順次ベ
クトルプロセッサ内の命令バッファ及びアドレスバッフ
ァに取り込まれる。但し、スカラレジスタ及びアドレス
レジスタのベクトルプロセッサへの読み出しは、該スカ
ラレジスタのコピー及びアドレスレジスタのコピーから
行われる。よって、ベクトルプロセッサにおける、先行
ベクトル命令列処理と並列に、スカラプロセッサにおい
て後続のベクトル命令列で使用するスカラレジスタ及び
アドレスレジスタへの書き込みを行う事が可能である。

【０００５】ここで、後続ベクトル命令列の処理開始を
指示するＥＸＶＰ命令の実行は、先行ベクトル命令列の
命令及びベクトルデータのアドレスが、先行ベクトル命
令発行終了によりすべてベクトルプロセッサ内のバッフ
ァに取り込まれているので、先行ベクトル命令列中にス
カラデータを使用する命令が存在しなければ、先行ベク
トル命令列の命令発行終了後即座に実行可能となる。

【０００６】しかし、先行ベクトル命令列中にスカラデ
ータを使用する命令が存在する場合、後続ベクトル命令
列のＥＸＶＰ命令の実行は、ベクトルプロセッサにおけ
る該スカラデータを使用する命令の開始を待たなければ
ならない。すなわち、スカラデータのベクトルプロセッ
サへの取り込みは、スカラプロセッサからベクトルプロ
セッサへのベクトル命令発行時ではなく、ベクトルプロ
ッセサにおける該ベクトル命令の開始時であるため、該
ベクトル命令の実行開始までは、後続ベクトル命令列の
ＥＸＶＰ命令によるスカラレジスタのコピーへの書き込
みは待たなければならない。

【０００７】また、ベクトルプロセッサにおいて、スカ
ラデータを使用するベクトル命令が存在する場合、スカ
ラデータのスカラプロセッサからの読み出しは、ベクト
ルプロセッサにおける命令実行開始時に行なわれるた
め、該ベクトル命令処理において、スカラ、ベクトル両
プロセッサ間のスカラデータ転送オーバーヘッドが見え
てしまう。

【０００８】

【発明が解決しようとする課題】上記従来技術では、先
行ベクトル命令列中に、スカラデータを使用するベクト
ル命令が存在する場合、後続ベクトル命令列のＥＸＶＰ
命令実行、及び後続ベクトル命令列のスカラプロセッサ
からベクトルプロセッサへの命令発行は、先行ベクトル
命令列中のスカラデータを使用する命令のベクトルプロ
セッサにおける処理開始時まで待たされる。さらに、ベ
クトルプロセッサにおけるスカラデータの読み出しにお
いて、両プロセッサ間のスカラデータ転送オーバヘッド
が大きく、ベクトルプロセッサを効率良く動作させるこ
とができないという問題点がある。

【０００９】本発明の目的は、スカラプロセッサからベ
クトルプロセッサへのスカラデータ転送論理を工夫する
ことにより、ベクトルプロセッサ起動時間の短縮と、ベ
クトル命令処理における、スカラデータ転送オーバーヘ
ッドの短縮を可能にしたベクトル処理装置を提供するこ
とにある。

【００１０】また、本発明の他の目的は、１チップＬＳ
ｉからなるＣＰＵで構成されるマルチプロセッサにおけ
るＣＰＵ間の処理要求、およびデータの転送に適用し、
ＣＰＵ間の転送効率の向上を可能にしたマルチプロセッ
サを提供することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
に本発明では、スカラプロセッサからベクトルプロセッ
サへの命令発行と同期してスカラデータの転送を行うた
め、スカラプロセッサ内に、スカラデータを発行するベ
クトル命令制御論理部（第１の手段）をベクトルプロセ
ッサ内に、ベクトル命令バッファ、及びアドレスバッフ
ァに対応したスカラデータ格納バッファ（第２のバッフ
ァリング手段）と、これらのバッファからの読み出しを
行うベクトル命令実行制御論理部（第３の手段）を備え
た構成とする。

【００１２】さらに、１チップＬＳｉからなるＣＰＵで
構成されるマルチプロセッサにおいては、互いのＣＰＵ
に対する処理要求パスとデータパスを独立に備え、各Ｃ
ＰＵ内に、処理要求を格納するバッファと、処理要求を
格納するバッファに対応したデータバッファを備えるも
のである。

【００１３】

【作用】上述した本発明の構成によれば、ベクトルプロ
セッサ内に、ベクトル命令バッファ、及びアドレスバッ
ファと対応した、スカラデータ格納バッファと、これら
のバッファの読み出し制御を行うベクトル命令実行制御
論理部を備え、スカラプロセッサ内に、これらのバッフ
ァの書き込み制御を行うベクトル命令発行制御論理部を
備えることにより、スカラプロセッサからベクトルプロ
セッサへの命令発行と同期してスカラデータはベクトル
プロセッサ内に取り込まれる。よってスカラプロセッサ
は、ベクトルプロセッサにおけるベクトル命令実行開始
を待たずに後続ベクトル命令列のＥＸＶＰ命令の実行、
及びベクトル命令発行が可能になる。

【００１４】さらに、ベクトルプロセッサにおいてスカ
ラデータを使用するベクトル命令実行時にスカラデータ
はこのベクトルプロセッサ内のスカラデータ格納バッフ
ァより読み出されるので、スカラデータ転送によるオー
バーヘッドを削減することが可能になる。

【００１５】また、１チップＬＳｉからなるＣＰＵで構
成されるマルチプロセッサにおいては、互いのＣＰＵに
対する処理要求パスと、データパスを独立に備え、各Ｃ
ＰＵ内に処理要求格納バッファと、処理要求格納バッフ
ァと対応したデータバッファを備えることにより、ＣＰ
Ｕ間の処理要求と、その処理に必要なデータは同期して
転送され、ＣＰＵ間のデータ転送によるオーバーヘッド
を削減することが可能になる。

【００１６】

【実施例】以下、本発明によるベクトル処理装置の一実
施例を、下記のような、ＦＯＲＴＲＡＮプログラムの処
理を例に図面により詳細に説明する。

【００１７】上記プログラムをコンパイルすると以下のような命令列
が得られる。

【００１８】スカラ命令列：ＡｄｄｒｅｓｓＬｏａｄ：ベクトルデータＢ，ＤのアドレスセットアップＳｃａｉａｒＬｏａｄ：スカラデータｋ，ｌのロードＥＸＶＰ：ベクトルプロセッサ起動：ベクトル命令列ＶｅｃｔｏｒＬｏａｄ：ベクトルデータＢのロードＶｅｃｔｏｒＬｏａｄ：ベクトルデータＤのロードＶｅｃｔｏｒＡｄｄ：Ｂ（ｉ）＋ｋ→Ａ（ｉ）ＶｅｃｔｏｒＡｄｄ：Ｄ（ｉ）＋ｌ→Ｃ（ｉ）ＶｅｃｔｏｒＳｔｏｒ：ベクトルデータＡのストアＶｅｃｔｏｒＳｔｏｒ：ベクトルデータＣのストア 10 ＶｅｃｔｏｒＬｉｎｋ：ベクトル命令列の終了。但し、ベクトルプロセッサが動作中でも後続ベクトル命令列の処理が可能であることを示す。

【００１９】以下、上記命令列の処理を本発明のベクト
ル処理装置の主要部の一実施例の構成を示す図１を用い
て説明する。

【００２０】ベクトル処理装置が起動されると、スカラ
命令実行制御論理部１は、主記憶メモリ２上に格納され
ているスカラ命令列を記憶制御装置３を介し読み出す。

【００２１】スカラ命令実行制御論理部１では、この命
令列をデコードし、スカラ命令の処理であるベクトル
データＢ，Ｄの主記憶メモリ２上の開始アドレスをアド
レスレジスタ４にセットする。同様に、スカラ命令の
処理であるスカラデータｋ，ｌをスカラレジスタ５にセ
ットする。

【００２２】スカラ命令実行制御論理部１がスカラ命令
のＥＸＶＰ命令をデコードすると、アドレスレジスタ
４、及びスカラレジスタ５の全ての内容を、それぞれワ
ークアドレスレジスタ６、及びワークスカラレジスタ７
にコピーする。この時点で、上記ベクトル命令列で使用
されるアドレス、及びスカラデータは、ワーク上にコピ
ーされているため、後続するベクトル命令列に必要なア
ドレス、スカラデータのアドレスレジスタ４、スカラレ
ジスタ５への書き込みが可能となる。

【００２３】これと同時に、スカラ命令実行制御論理部
１は、ベクトル命令発行制御論理部８に対しベクトル命
令列の読み出し要求を発行する。この要求により、ベク
トル命令発行制御論理部８は、スカラ命令のＥＸＶＰ
命令で指定された上記ベクトル命令列を主記憶メモリ２
上から記憶制御装置３を介し読み出す。ベクトル命令発
行制御論理部８は、このベクトル命令列を順次デコード
し、ベクトルプロセッサ内のベクトル命令実行制御論理
部９へ、ベクトル命令〜10 に対するベクトル命令有
効指示信号を１サイクルピッチでパス１０を介し送出す
る。この信号と同期させ、ベクトル命令発行制御論理部
８は、ベクトル命令コードをデータパス１１を介しベク
トルプロセッサへ送出し、さらにその命令で必要なスカ
ラデータ、アドレスをセレクタ１２、１３によりワーク
スカラレジスタ７、ワークアドレスレジスタ６からセレ
クトし、データパス１４、１５を介し命令コードと同期
して、ベクトルプロセッサに送出する。

【００２４】ベクトル命令実行制御論理部９は、ベクト
ル命令有効指示信号により、インポインタ１６を更新
し、図２に示す様にスカラプロセッサより送出されたベ
クトル命令〜10の命令コードをベクトル命令バッファ
１７に、スカラデータをスカラデータバッファ１８に、
アドレスをアドレスバッファ１９に順次セットする。こ
の際、ベクトル命令、、、、10 の様に、スカ
ラデータを使用しない命令や、ベクトル命令、、10
のようにアドレスデータを使用しない命令の場合で
も、インポインタ１６は更新されるので何らかのデータ
がセットされる。

【００２５】この時点で、ベクトル命令、で使用さ
れるスカラデータも、命令コード、アドレス同様全てベ
クトルプロセッサ内に取り込まれているので、次のＥＸ
ＶＰ命令の実行及び後続ベクトル命令列のベクトルプロ
セッサへのベクトル命令発行を、ベクトルプロセッサに
おけるベクトル命令の実行開始を待たずに行うことが
可能になる。

【００２６】ベクトル命令実行制御論理部９は、ベクト
ル命令のベクトル命令有効指示信号を受けると、セレ
クタ２０を介し命令コードをベクトル命令バッファ１７
より読み出し、ベクトルロード／ストアリクエスタ２１
が空いていれば、ベクトル命令実行指示信号をベクトル
ロード／ストアリクエスタ２１へ発行する。ベクトルロ
ード／ストアリクエスタ２１は、ベクトル命令実行指示
信号を受けるとセレクタ２２を介しアドレスバッファ１
９よりベクトルデータＢの主記憶メモリ２上の開始アド
レスを取り込み、ベクトルデータＢを主記憶メモリ２か
らベクトルレジスタ２３へロードする。この際スカラデ
ータもセレクタ２４を介しベクトルロード／ストアリク
エスタ２１へ送出されているが使用されない。

【００２７】ベクトル命令実行制御論理部９は、ベクト
ル命令のベクトル命令実行指示信号発行と同時にアウ
トポインタ２５を更新し、ベクトル命令の命令コード
を読み出し、スカラデータ、アドレスをベクトルロード
／ストアリクエスタ２１へ送出する。ベクトル命令実行
制御論理部９は、ベクトル命令の処理が終了した時点
で、ベクトル命令のベクトル命令実行指示信号をベク
トルロード／ストアリクエスタ２１へ発行し、ベクトル
命令の処理と同様に、ベクトルデータＤをベクトルレ
ジスタ２３へロードする。

【００２８】ベクトル命令のベクトル命令実行指示信
号が発行されると再びアウトポインタ２５は更新され、
ベクトル命令実行制御論理部９は、ベクトル命令の命
令コードを読み出し、ベクトル演算器２６が空いていれ
ば、ベクトル命令実行指示信号をベクトル演算器２６へ
発行する。この時点で、スカラデータｋは、スカラデー
タバッファ１８よりセレクタ２４を介し、ベクトル演算
器２６へ送出されているのでスカラデータのプロセッサ
間転送によるオーバーヘッドは見えない。

【００２９】ベクトル演算器２６はスカラデータｋとベ
クトルレジスタ２３より読み出したベクトルデータＢと
を加算しベクトルデータＡを求め、ベクトルレジスタ２
３ヘ書き込む。ベクトル命令のベクトル命令実行指示
信号は、ベクトル演算器２６におけるベクトル命令の
終了後発行され、ベクトル命令の処理と同様に、ベク
トルデータＣを求めベクトルレジスタ２３へ書き込む。
以下同様にベクトル命令、の命令コード、アドレス
はベクトルプロセッサ内の各バッファからベクトル命令
実行指示信号により送出され、ベクトルロード／ストア
リクエスタ２１により、ベクトルレジスタ２３から主記
憶メモリ２へベクトルデータＡ，Ｃがストアされる。

【００３０】上記命令列の終了を示すベクトル命令10
は、ベクトルプロセッサが動作中でも後続ベクトル命令
列の処理が可能であることを示す。前述した様に、命令
バッファ１７と対応したスカラデータバッファ１８を持
つことにより、先行ベクトル命令列内にスカラデータを
使用する命令がある場合でも後続ベクトル命令列のベク
トルプロセッサに対する命令発行が可能になるので、ベ
クトルプロセッサを効率よく使用することが出来る。さ
らに、ベクトルプロセッサにおいて、スカラデータを使
用する命令のベクトル命令実行指示信号が発行されると
き、スカラデータは既にスカラデータバッファ１８に格
納されているので、スカラデータのプロセッサ間転送時
間によるオーバヘッドは見えなくなり、ベクトルプロセ
ッサにおけるベクトル命令列処理時間の短縮が可能とな
る。

【００３１】次に、本発明を用いた１チップからなるＣ
ＰＵで構成されるマルチプロセッサの一実施例を図３，
図４を用いて説明する。図３はその概念図を示してい
る。

【００３２】図３において、ＣＰＵ０からＣＰＵ１への
処理要求は、パス２９ａを介し送出され、ＣＰＵ１内の
処理要求格納バッファキュー２７ｂに格納される。この
処理要求に同期して処理に必要なデータがＣＰＵ０から
ＣＰＵ１へパス３０ａを介し送出され、ＣＰＵ１内のデ
ータバッファキュー２８ｂに格納される。同様にして、
ＣＰＵ１からＣＰＵ０への処理要求は、パス２９ｂを介
し送出され、ＣＰＵ０内の処理要求格納バッファキュー
２７ａに格納される。この処理要求と同期して処理に必
要なデータがＣＰＵ１からＣＰＵ０へパス３０ｂを介し
送出され、ＣＰＵ０内のデータバッファキュー２８ａに
格納される。ＣＰＵ０からＣＰＵ１への処理要求パス２
９ａとＣＰＵ１からＣＰＵ０への処理要求パス２９ｂ、
及びＣＰＵ０からＣＰＵ１へのデータパス３０ａとＣＰ
Ｕ１からＣＰＵ０へのデータパス３０ｂはそれぞれ独立
なのでそれぞれのＣＰＵ間の転送は、並列に動作可能で
ある。

【００３３】さらに、処理要求を受けたＣＰＵでは、処
理に必要なデータを自ＣＰＵ内のデータ格納バッファキ
ュー２８ａ，２８ｂより読み出すので、処理要求を送出
するＣＰＵは、処理要求を受けたＣＰＵでの処理が終了
するのを待たずに次の処理要求及びデータを送出するこ
とが可能になり、ＣＰＵ間の転送によるオーバーヘッド
を削減することが可能となる。

【００３４】本実施例を１チップＬＳｉからなるＣＰＵ
で構成されるマルチベクトルプロセッサに用いた具体的
実施例を図４に示す。同図において、図３と同様、２７
ａ，２７ｂは処理要求格納バッファキュー、２８ａ，２
８ｂはデータバッファキューを示している。

【００３５】例えばＣＰＵ０で求めたベクトルデータの
総和などの演算結果をＣＰＵ１での演算に使用するケー
スを考える。まず、ＣＰＵ０内命令実行制御論理部３１
ａは、主記憶メモリ２より命令列を読み出す。ＣＰＵ０
内命令実行制御論理部３１ａは、セレクタ３２ａを介
し、ＣＰＵ０内ベクトル演算器２６ａへベクトルデータ
の総和を示す命令コードを発行する。ＣＰＵ０内ベクト
ル演算器２６ａは、ベクトルデータをＣＰＵ０内ベクト
ルレジスタ２３ａより読み出し総和を求め、結果のスカ
ラデータをパス３３ａ、セレクタ３４ａを介し、ＣＰＵ
０内スカラレジスタ５ａに格納する。次に、ＣＰＵ０内
命令実行制御論理部３１ａは、ＣＰＵ１内命令実行制御
論理部３１ｂへパス３５ａを介し、処理要求有効指示信
号を送出する。この信号と同期させて、ＣＰＵ０内命令
実行制御論理部３１ａから処理要求をパス２９ａへ、Ｃ
ＰＵ０内スカラレジスタ５ａから総和結果のスカラデー
タをセレクタ３６ａを介し、パス３０ａへ送出する。処
理要求有効指示信号を受けたＣＰＵ１内命令実行制御論
理部３１ｂは、同期して送られてきた処理要求をＣＰＵ
１内処理要求格納バッファキュー２７ｂへ、スカラデー
タを処理要求格納バッファキュー２７ｂに対応したＣＰ
Ｕ１内データ格納バッファキュー２８ｂへ格納する。

【００３６】この時点でＣＰＵ０内の総和結果を格納し
ていたスカラレジスタ５ａは後続命令で使用可能とな
る。さらに後続のＣＰＵ０からＣＰＵ１への処理要求及
びその処理に必要なデータは、ＣＰＵ１での先行処理要
求の実行終了を待つことなく順次送出され、ＣＰＵ１の
処理要求格納バッファキュー２７ｂ、データ格納バッフ
ァキュー２８ｂへ格納される。

【００３７】ＣＰＵ１では、ＣＰＵ０からの処理要求を
ＣＰＵ１内処理要求格納バッファキュー２７ｂより読み
出し、セレクタ３７ｂ、３２ｂを介しＣＰＵ１内ベクト
ル演算器２６ｂへ送出する。これと同時にスカラデータ
をＣＰＵ１内データ格納バッファキュー２８ｂより読み
出し、セレクタ３８ｂを介しベクトル演算器２６ｂへ送
出する。同様に後続のＣＰＵ０からＣＰＵ１への処理要
求は、先行する処理要求の実行終了後順次処理される。
すなわち、後続の処理要求に必要なスカラデータは、処
理実行時には、既にＣＰＵ１内データ格納バッファキュ
ー２８ｂに格納されているのでＣＰＵ間のデータ転送に
よるオーバーヘッドは見えない。

【００３８】さらに、ＣＰＵ１からＣＰＵ０への処理要
求転送パス２９ｂ、データ転送パス３０ｂは、ＣＰＵ０
からＣＰＵ１への処理要求転送パス２９、データ転送パ
ス３０ａと独立しているので、ＣＰＵ１からＣＰＵ０へ
の処理要求も並列して動作可能であり、ＣＰＵ間の転送
を効率良く行なうことが可能である。

【００３９】

【発明の効果】本発明によれば、スカラ、ベクトルの２
つのプロセッサから構成されるベクトル処理装置におい
て、ベクトルプロセッサ内にベクトル命令バッファと対
応したスカラデータバッファを持つことにより、ベクト
ルプロセッサにおけるスカラデータ使用命令の処理開始
を待たずに後続ベクトル命令列の命令発行が可能になる
ため、ベクトルプロセッサ起動時間を短縮でき、さらに
スカラデータを使用するベクトル命令列の処理におい
て、スカラデータのプロセッサ間転送によるオーバーヘ
ッドを削減するという効果がある。

【００４０】また、１チップＬＳｉからなるＣＰＵで構
成されるマルチプロセッサにおいては、ＣＰＵ間の処理
要求、及びその処理に必要なデータの転送パスを独立に
持ち、各ＣＰＵ内に処理要求格納バッファキューとこれ
に対応したデータ格納バッファキューを持つことによ
り、ＣＰＵ間の転送オーバヘッドを削減するという効果
がある。

【図面の簡単な説明】

【図１】本発明によるスカラデータバッファを持つベク
トル処理装置の主要部の一実施例の構成を示すブロック
図である。

【図２】本発明におけるベクトル命令バッファとスカラ
データバッファ、アドレスバッファとの対応を示す図で
ある。

【図３】本発明を用いた１チップＬＳｉからなるＣＰＵ
で構成されたマルチプロセッサの概念図である。

【図４】本発明を用いた１チップＬＳｉからなるＣＰＵ
で構成されたマルチベクトルプロセッサの主要部の一実
施例を示すブロック図である。

【符号の説明】

１…スカラ命令実行制御論理部、２…主記憶メモリ、３…記憶制御装置、４…アドレスレジスタ、５…スカラレジスタ、６…ワークアドレスレジスタ、７…ワークスカラレジスタ、８…ベクトル命令発行制御論理部、９…ベクトル命令実行制御論理部、１２、１３、２０、２２、２４、３２ａ、３２ｂ、３４
ａ、３４ｂ、３６ａ、３６ｂ、３７ａ、３７ｂ、３８
ａ、３８ｂ…セレクタ、１６…インポインタ、１７…ベクトル命令バッファ、１８…スカラデータバッファ、１９…アドレスバッファ、２１…ベクトルロード／ストアリクエスタ、２３…ベクトルレジスタ、２５…アウトポインタ、２６…ベクトル演算器、２７ａ、２７ｂ…処理要求格納バッファキュー、２８ａ、２８ｂ…データ格納バッファキュー、２９ａ、２９ｂ…処理要求転送パス、３０ａ、３０ｂ…データ転送パス、３１ａ、３１ｂ…命令実行制御論理部、３５ａ、３５ｂ…処理要求有効指示信号転送パス。

Claims

【特許請求の範囲】

【請求項１】スカラデータ処理を実行するスカラプロセ
ッサとベクトルデータ処理を実行するベクトルプロセッ
サを組合せ、演算処理を実行するベクトル処理装置にお
いて、前記スカラプロセッサから前記ベクトルプロセッ
サに対して発行する命令に同期して、前記ベクトルプロ
セッサにおけるデータ処理に使用するスカラオペランド
データを発行する第１の手段と、前記第１の手段によっ
て発行されたスカラオペランドデータを格納する第２の
バッファリング手段と、前記第２のバッファリング手段
からベクトルプロセッサの命令実行に対応して有効なオ
ペランドデータを読み出す第３の手段を有することを特
徴とするベクトル処理装置。
【請求項２】請求項１記載のベクトル処理装置におい
て、第２のバッファリング手段のキューの深さは、前記
ベクトルプロセッサ内の命令バッファキュー及びアドレ
スバッファキューと等しいことを特徴とするベクトル処
理装置。
【請求項３】請求項１記載のベクトル処理装置におい
て、前記第３の手段はベクトルデータ処理命令で指定さ
れるベクトル演算器またはベクトルロードストアリクエ
スタに対し、前記第２のバッファリング手段から選択的
にスカラオペランドデータを読み出すことを特徴とする
ベクトル処理装置。
【請求項４】スカラデータ処理を実行するスカラプロセ
ッサとベクトルデータ処理を実行するベクトルプロセッ
サを組合せ、演算処理を実行するベクトル処理装置であ
って、前記ベクトルプロセッサ内に、ベクトル命令バッ
ファ，アドレスバッファ，及びこれらに対応したスカラ
データ格納バッファと、これらバッファ群からの読み出
しを制御するベクトル命令実行制御論理部を設けると共
に、前記スカラプロセッサ内に、該バッファ群への書き
込みを制御するベクトル命令発行制御論理部を設けたこ
とを特徴とするベクトル処理装置。
【請求項５】複数のＣＰＵで構成されるマルチプロセッ
サにおいて、各々のＣＰＵで計算されたスカラデータを
互いのＣＰＵに対し、それぞれスカラデータ専用パスを
設け転送する第１の手段と、送出側のＣＰＵにおいては
前記スカラデータと当該データの有効コマンドを同期し
て送出する第２の手段と、受信側のＣＰＵにおいては前
記スカラデータと前記データ有効コマンドをキューイン
グする第３の手段を設けたことを特徴とするベクトル処
理装置。
【請求項６】請求項５記載のベクトル処理装置におい
て、前記ＣＰＵは、１チップＬＳｉからなるベクトル処理装
置であることを特徴とするベクトル処理装置。
【請求項７】１チップＬＳｉからなるＣＰＵが複数個で
構成されるマルチプロセッサシステムであって、互いの
ＣＰＵに対する処理要求パスとデータパスを独立に備え
ると共に、各ＣＰＵ内に処理要求を格納するバッファ
と、該処理要求格納バッファと対応したデータバッファ
とを備え、各ＣＰＵの命令実行制御論理部は前記パスを
介し、前記処理要求と当該処理要求に必要なデータを同
期して転送することを特徴とするマルチプロセッサシス
テム。