JPS63226764A - 高速浮動小数点演算システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速浮動小数点演算システムに関する。

〔従来の技術〕

浮動小数点演算を行う際に汎用のプロセッサを用いると
非常に速度が遅いため、浮動小数点演算専用のハードウ
ェア構成を有する高速浮動小数点演算器（Ｆａｓｔ　Ｆ
ｌｏａｔｉｎｇ　Ｐｏ１ｎｔ　Ｐｒｏｃｅｓｓｏｒ　％
以下ＦＦＰとも称す）を設けることが従来行われている
。

この場合、汎用のプロセッサからなるホストプロセッサ
が、上記ＦＦＰに、演算に必要なデータを含むコマンド
ブロックを入力することにより演算の実行を命じる。他
方、該ＦＦＰは、入力したコマンドブロックを記憶する
データ記憶部と、該データ記憶部に記憶したコマンドブ
ロックに従って演算を実行し、その演算結果を再び該デ
ータ記憶部に記憶させる演算実行部とからなっており、
前記ホストプロセッサは該データ記憶部に演算結果が記
憶されるとこれを読出すという高速浮動小数点演算シス
テムが形成されていた。

上記のようなシステムにおけるハードウェアの構成の１
例を第９図に示す。第９図において、１００は高速浮動
小数点演算器（Ｆ　Ｆ　Ｐ）、２００はホストプロセッ
サであって両者はバックプレーンバス７０およびバスイ
ンターフヱイス７１を介して接続されている。該高速浮
動小数点演算器（ＦＦＰ）１００の構成は以下のとおり
である。

まず、３はデータ記憶部、４は演算部、５−１はマイク
ロプログラム制御部、５−２はクロック発生部、そして
、９は双方向バッファである。

マイクロプログラム制御部５−１はマイクロプログラム
記憶部５２を有し、該マイクロプログラム記憶部（Ｗｒ
ｉｔａｂｌｅ　Ｃｏｎｔｒｏｌ　Ｓｔｏｒａｇｅ、ＷＣ
３ともいう）５２には予めホストプロセッサ２００より
マイクロプログラムが書込まれており該マイクロプログ
ラム制御部５−１は、該マイクロプログラムに従って前
記演算部４や前記データ記憶部３を制御する。

演算部４は、前記マイクロプログラム制御部５−１の制
御により、データ記憶部３から演算用データを読出して
、これを演算し、演算結果は、再び該データ記憶部３に
書込む。

データ記憶部３はデータＲＡＭ　３０　、Ｒ／Ｗ　（リ
ード／ライト、ｒｅａｄ　／　ｗｒ　ｉ　ｔｅ）コント
ロール３１、アドレス・ジェネレータ３２、アドレス・
レジスタ３３、およびレジスタ３４から構成されている
。

データＲＡＭ　３０には前記双方向バッファ９およびデ
ータバス７３を介して、ホストプロセッサ２００がら送
られた演算用データが一旦書込まれ、該演算用データは
更に前記演算部４へ読出される。該演算部４における演
算結果は再び該データＲＡＭ　３０に書込まれ、前記ホ
ストプロセッサ２００により読出される。ここで、Ｒ／
Ｗコントロール３１は、該データＲＡＭ　３０と前記演
算部４との間のデータのやりとりに関しては前記マイク
ロプログラム制御部５−１の制御（第９図では符号“Ｍ
”で示す）により、また該データＩＩＩＡＭ　３０と前
記ホストプロセッサ２００との間のデータのやりとりに
関しては、ホストプロセッサ２００からＲ／Ｗ（リード
・ライト）信号とストローブ信号とを受けることにより
、データＲＡＭ　３０に対して出力イネーブル信号ある
いは書込みイネーブル信号を出力する。Ｒ／Ｗコントロ
ール３１の構成例は第１０図に示されている。

アドレス・ジェネレータ３２は前記マイクロプログラム
制御部５−１の制御によって、前記データＲＡＭ　３０
と前記演算部４との間のデータのやりとりの際に、該デ
ータＲＡＭ　３０のアドレスを指定する。

他方、前記ホストプロセッサ２００と該データＲＡＭ３
０との間のデータのやりとりの際のアドレス指定は、ア
ドレス・レジスタ３３を介して行われる。

レジスタ３４は該データ記憶部３０から前記マイクロプ
ログラム制御部５１または上記アドレス・ジェネレータ
３２ヘデータを送るために設けられている。

クロック発生部５−２は、クロック発振器５４およびク
ロック制御部５５から構成されており、該クロック発振
器５４にて発生させられたクロックパルスは該クロック
制御部５−２を介して出力され、該ＦＦＰのうち上記マ
イクロプログラム制御部５−１、および、該マイクロプ
ログラム制御部５−１によって制御される部分全ての部
分の同期をとっている。

双方向バッファ９は、第９図に示されるように、該ホス
トコンピュータ２００からデータＲＡＭ　３０ヘデータ
を書込む方向およびその逆方向を向いた２つのバッファ
を互いに並列に接続したもので、通常は共に高インピー
ダンス状態にあって該ホストプロセッサ２００と該デー
タＲＡＭ　３０の間を電気的に遮断しているが、それぞ
れ富亥ホストプロセッサ２００からの制御によって動作
状態となり、データ転送を可能にする。

以上のようなハードウェア構成を有する従来の高速浮動
小数点演算システムにおいて、前記ホストプロセッサ２
００から前記データＲＡＭ　３０へのデータの書込み、
ＦＦＰにおける演算処理、および該データＲＡＭ　３０
から該ホストプロセッサ２００への演算結果の読出しは
以下のように行われていた。

■　ホストプロセッサ２００はＦＦＰｌｏｏに、演算の
指令と該演算に必要なデータを含む１つのコマンドブロ
ックをデータの形で人力する。

■　ＦＦＰｌｏｏは上記１つのコマンドブロックに従っ
て演算を実行する。

■　ホストプロセッサ２００はＦＦＰｌｏｏより該１つ
のコマンドブロックに対する演算結果を読出す。

■　以下■〜■のくり返し。

〔発明が解決しようとする問題点〕

上述のような従来の高速浮動小数点演算システムにおい
ては、ホストプロセッサからＦＦＰへ１度に複数のコマ
ンドブロックを入力することができないという問題点が
あった。

ｃ問題点を解決するための手段〕 上述の問題点を解決するために本発明においては、第１
図に示すように、ホストプロセッサ２００から複数のコ
マンドブロックを、各々、ＦＦＰｌｏｏのデータ記憶部
３内の該ホストプロセッサ２００が指定する領域へ記憶
し、該複数のコマンドブロックの各々は、該各々の次に
実行すべきコマンドブロックが記憶されている該データ
記憶部３の領域を指定する情報Ａ　＋　＋　Ａ　ｚ　＋
　Ａ　ｚ　＋　Ａ　＃　ｌ・・・を含んでなることを特
徴とする高速浮動小数点演算システムが提供される。

〔実施例〕

第５図は本発明の高速浮動小数点演算システムにおける
ハードウェア構成の第１の例を示す図である。第５図は
、ステータスレジスタ８を設けた点以外は前述の第９図
の構成と全く同一である。

ステータスレジスタ８とは、データＲＡＭ　３０内に書
込まれている複数のコマンドブロックの各々の演算処理
が終了して演算結果が該データＲＡＭ　３０にストアさ
れたかどうかを表示するために各コマンドブロック毎に
設けられたフラグの集合によりなるものであって、後述
（第２図に関する説明）のように、本発明の第１および
第２の実施例においてホストプロセッサ２００からＦＦ
Ｐｌｏｏに送られるコマンドブロックにはＦＦＰｌｏｏ
のデータ記憶部に同時に記憶されているコマンドブロッ
クの各々を互いに識別するための識別番号、“ＣＢＮ［
Ｌ”が含まれており、前記各コマンドブロック毎に設け
られたフラグはそれぞれこの“ＣＢＩｌｋＬ”に対応す
るようにしている。また、該各フラグは、対応する演算
結果がホストプロセッサ２００によって読出されるとＯ
に戻される。

以下においては、第２図、第３図および第４図を用いて
、本発明の高速浮動小数点演算システムにおいて、特に
ホストプロセッサからＦＦＰへ入力されるコマンドブロ
ックのデータ構造の１例、および、このようなデータ構
造を有するコマンドブロックを用いてホストプロセッサ
、ＦＦＰ各々において行われる処理の手順について説明
する。

なお、これらの説明は、前述の本発明の高速浮動小数点
演算システムにおけるハードウェア構成の第１の例（第
５図）に基いて行うが、これらの説明は、後述の、第６
Ａ図で示される本発明の高速浮動小数点演算システムに
おけるハードウェア構成の第２の実施例にもそのまま適
用し得るものである。

第２図は、本発明の実施例におけるコマンドブロック（
以下ではＣＢとも称す）のフォーマットとチェーニング
（ｃｈａｉｎｉｎｇ）の１例を示す図である。第２図に
おいて、各コマンドブロックの先頭番地の最上位ビフｌ
−（ＭＳＢ）を“■”で示している。このビットが１で
あるならば、以下に続くコマンドブロックは演算の実行
を指令するものであることを意味し、このビットがＯの
ときは、これで演算が終了したことを意味する。第２図
で”　ｌＮ５Ｔ″と示されているのはＩｎ５ｔｒｕｃｔ
ｉｏｎの略であり、このコマンドブロックが実行すべき
機能を示す。具体的にはその機能に対応するマイクロプ
ログラムの先頭番地である。”　ＣＢ１１ｈ”は、ＦＦ
Ｐｌｏｏのデータ記憶部３に同時に記憶されているコマ
ンドブロックの各々を互いに識別するための識別番号で
ある。そして、“ＮＥＷＴ　ＣＢ　ＰＯＩＮＴＥＲ”が
、前述の本発明による「各コマンドブロックの次に実行
すべきコマンドブロックが記憶されている、該データ記
憶部３の領域を指定する情報Ｊに対応するものである。

ここでＣＢ　ＰＯＩＮＴＥＲとは該高速浮動小数点演算
システム内に設けられ、該ＦＦＰが実行中のコマンドブ
ロックが記憶されているデータ記憶部の領域の先頭番地
をロードしておくためのレジスタであって、前述の第５
図の構成においては、アドレス・ジェネレータ３２内の
１つのレジスタＡ（図示せず）がこれに充てられている
。

したがってＮＥＸＴ　ＣＢ　ＰＯＩＮＴＥＲ″とは、該
実行中のコマンドブロックの次に実行すべきコマンドブ
ロックが記憶されている、該データ記憶部３の領域の先
頭番地を示すものである。上記の情報に続く部分には、
前述のように、演算の実行に必要なデータが記されてい
る。第２図においてコマンドブロック４の次、つまり最
後のコマンドブロックの先頭番地はＯであるのでそのデ
ータ領域はＮＵＬＬ（空白）となっている。また、第２
図に示された各コマンドブロックの記憶領域は、互いの
記憶領域あるいはデータ記憶部内の他の記憶領域と重な
らない限り、任意の領域にとることができ、これは該ホ
ストプロセッサ２００によって指定される。

第３図は、本発明の実施例としての高速浮動小数点演算
システムにおけるホストプロセッサ２００の手順を示す
図である。

５ＴＡＲＴ後、まずステップ３０２で前記マイクロプロ
グラム記憶部（ＷＣ５）　５２およびデータＲＡＭ　３
０　（ここでは第５図のハードウェア構成を用いるもの
としておく。）の内容を初期化し、ステップ３０３でコ
マンドブロックのカウント（ＦＦＰに入力したコマンド
ブロックのうち未だ演算結果を読出していないものが何
個あるかを示す計数値、）をゼロとする。次にステップ
３０４でＦＦＰに高速浮動小数点演算を行わせるために
用意されたコマンドがあるかどうかを判断し、もしなけ
れば先の演算結果読出しのステップ（３０９〜３１２）
ヘジャンプし、他方、ＦＦＰに与えるコマンドがあれば
ステップ３０５に進んで、既にＦＦＰに入力したコマン
ドのうち未だ演算結果を読出していないものの数が該Ｆ
ＦＰに同時に記憶できるコマンドブロック数の最大値に
達していないかどうかをチェー）りする。

（第３図の例では８コとしている。またコマンドブロッ
クのカウントＣＢカウントは、前述のようにＣＢ＝０か
らカウントしているのでＣＢカウントの最大値は７とな
っている。）もし、該ＦＦＰにコマンドブロックが同時
に記憶可能な最大数既に記憶されているならば、これ以
上コマンドブロックの入力はできないので、やはりステ
ップ３０９〜３１２の演算結果読出しのステップを実行
する。

他方、未だ新たにコマンドブロックを入力する余地があ
るときにはステップ３０６に進み、ここで前記先頭番地
のＭＳＢ、“■”はＯとしたままで、該“■”以外のコ
マンドブロックの内容をデータＲＡＭ３０に書込む。こ
こで■＝０としているのは、該ホストプロセッサ２００
がコマンドブロックの書込みを終えないうちに、前記Ｆ
ＦＰがＶ＝１を読んでＢｇｖ＝１のビット以後のデータ
ＲＡＭ　３０内容をコマンドと誤って読むことがないよ
うにするためである。′Ｖ”以外のコマンドブロックの
書込みを終えると、ステップ３０７ではｖ＝ＯのＮＵＬ
Ｌコマンドブロックを前記ステップ３０６のコマンドブ
ロックの＠ＮＥＸＴ　ＣＢ　ＰＯＩＮＴＥＲ”の内容が
示す番地に書込んでおく。次に新たなコマンドブロック
を入力するときには、この番地から書込むことになる。

次にステップ３０Ｂにおいて、先のステップ３０６のコ
マンドブロックの“Ｖ″を１とし、コマンドブロックの
カウントをインクリメントする。

ステップ３０９からはＦＦＰにおける演算結果の読出し
のステップであり、まず、ステップ３０９においてＦＦ
Ｐのステータスレジスタ（後述）に１が立っているかを
判断する。ＦＦＰのステータスレジスタとは、先に第５
図の説明で述べられているように、ＦＦＰにおいて、前
記″ＣＢｋ”の各々に対応して設けられたフラグからな
るものであって、該ＦＦＰは１つのコマンドブロックに
ついて演算処理を終えてその演算結果をデータ記憶部（
データＲＡＭ　３０）の所定の領域に書込んだ後、該ス
テータスレジスタ内の対応するフラグを１とするもので
ある。ここでどのフラグも１となっていなければ、ＦＦ
Ｐにおいて演算結果が出ているものがないということで
あるので、再びステップ３０４〜３０８の、データ書込
みのステップヘジャンプする。もし、該ステータスレジ
スタに１が立っているビットがあれば、ステップ３１０
で、このビットに対応するコマンドブロックの演算結果
をデータＲＡＭ　３０から読出す、そして、ステップ３
１１で読出した演算結果に対応するステータスレジスタ
のビットを０にクリアする。ステップ３１２では、演算
結果を１つ読出したことに対応して、前記ＣＢカウント
をデクリメントする。こうして、もう１つ新しいコマン
ドブロックを人力する余地ができたことになる。こうし
て再びステップ３０４にジャンプする。

第４図は、ＦＦＰにおける処理の手順を示す図である。

スタート後、まず、ステップ４０２においてＣＢポイン
タに初期値をセットする。ＣＢポインタは、先に第２図
の説明の際に述べたものである。次にステップ４０３で
該ＣＢポインタが指定するデータＲＡＭ　３０の内容を
読出す。ステップ４０４では、まずその先頭番地のＭＳ
Ｂ、つまり前記“Ｖ′ビットが１かどうかを見る。これ
が０であればまだデータＲＡＭ　３０に演算を指令する
コマンドブロックが入力されていないことを意味し、入
力されるまで該ＦＦＰはステップ４０３　、４０４のル
ープで待つことになる。ステップ４０４でｖ（ＭｓＢ）
−１であるならば、ステップ４０５にて、第２図に示し
たコマンドブロックのＣＢ！１ｈ”を読んで第５図のア
ドレス・ジェネレータ３２の中の１つのレジスタＢ（図
示せず）にストアする。ステップ４０７はＦＦＰの高速
浮動小数点演算に対応するもので、ＦＦＰはコマンドブ
ロックのデータ領域中のデータをパラメータとして演算
を実行し、演算結果を該コマンドブロックのデータ領域
にストアする。ステップ４０８では、先に第３図の説明
の欄で述べたように、演算結果をデータＲＡＭにストア
したコマンドブロックのＣＢ１１ｈに対応するステータ
スレジスタのビットを１にセットする。これによって、
ＦＦＰは該コマンドブロックの演算結果が読出し可能で
あることを表示するのである。ステップ４０９では、該
コマンドブロックのＮＥＸＴ　ＣＢ　ＰＯＩＮＴＥＲ″
を読出して、次のコマンドブロックを記憶しているデー
タＲＡＭの領域の先頭番地を、前記ＣＢポインタ（アド
レス・ジェネレータ３２内のレジスタＡ）にストアする
。そして、次のコマンドブロックの処理のステップ４０
３へ進む。

このように、上述のようなコマンドブロックのデータ構
造と、ホストプロセッサおよびＦＦＰにおける処理手順
を用いれば、ＦＦＰの演算処理実行中においても次々と
先のコマンドを与えておくことができるので、ＦＦＰは
１つのコマンドブロックに対する演算処理が終了すると
すぐに次のコマンドブロックに対する演算処理にとりか
かることができる。

ここで、本発明の高速浮動小数点演算システムにおける
ハードウェア構成の第２の例を示す、第６Ａ図、第６Ｂ
図、および、第６Ｃ図について説明する。

第６Ａ図において、バックブレーンバス７０およびバス
インターフェイス７１を介するホストプロセッサ２００
との接続関係の他、データ記憶部３およびクロック発生
部５−２の構成と機能、そして、マイクロプログラム制
御部５−１、演算部４、そして、ステータスレジスタ８
の機能は、前述の第９図のＦＦＰと全く同様である。第
６Ａ図では、マイクロプログラム制御部５−１および演
算部４については、それらの内部のより詳細な構成が示
されている。上記のマイクロプログラム制御部５−１お
よび演算部４の内部の構成の詳細については、本発明に
直接間わるものではないので以下に簡単に説明する。

まず演算部４はレジスタ・ファイル４０、浮動小数点乗
算／除算器（ＭＰＹ／Ｄｍ４１および浮動小数点算術論
理演算器（ＡＬＵ）４２から構成されている。

レジスタ・ファイル４０は該マイクロプログラム制御部
５−１の制御のもとに、前記データＲＡＭ　３０より演
算用データを読出して前記ＭＰＹ／ＤＩＶ　４１へ供給
し、また、該ＡＬＵ４２またはＭＰＹ／ＤＩＶ　４１に
おける演算途中のデータおよび最終演算結果をここに一
時保持するためのものである。該最終演算結果は、該レ
ジスタ・ファイル４０から前記データＲＡＭ　３０に書
込まれる。糺口４２は加減算および比較／論理演算を行
い、ＭＰＹ／ＤＩＶ　４１は乗除算を行う。該ＡＬＵ４
２およびＭＰＹ／ＤＩＶ　４１はそれぞれ２種類の出力
を有しており、１つは、それぞれ、加減算、および、乗
除算の算術演算の結果を出力するもので、これらの算術
演算結果は前記レジスタ・ファイル４０に入力される。

該ＡＬＵ４２およびＭＰＹ／ＤＩＶ　４１の各々におけ
る他の１つの出力は、比較／論理演算結果または演算時
のエラーの発生を知らせるステータス信号であり、後述
のように、前記マイクロプログラム制御部５−１は、該
ステータス信号の内容を解読して、次に実行するマイク
ロ命令を決定する。

マイクロプログラム制御部５−１は、シーケンサ５１、
前述の−Ｃ３５２、マイクロコードレジスタ５３、デコ
ーダ５６、エラー記憶部５７、マルチプレクサ５８、お
よびレジスタ５９から構成されている。該ＷＣＳはＲＡ
Ｍであって、該ＷＣ５５２には当該ＦＦＰにおける演算
処理の開始時に前記ホストプロセッサ２００からマイク
ロプログラムが書込まれる。第６Ａ図のＷＣＳ書込制御
部６０は、ホストプロセッサ２００からのプログラム書
込の要求を受けると、そのＣＬＥＡＲ信号出力により、
前記シーケンサ５１を初期状態に固定しつつ、バッファ
ゲート６１を開とするように制御する。ホストプロセッ
サ２００からのＷＣＳアドレス及びＷＣＳデータ（マイ
クロ命令）は該バッファゲート６１が有する２つのゲー
トの各々を通ってｔ５　ＷＣ５５２に入力される。

シーケンサ５１が該ＷＣ５５２のアドレスを指定するこ
とにより、該アドレスにストアされているマイクロ命令
がマイクロコードレジスタ５３にロードされ、該マイク
ロ命令が実行される。ここで、前記演算部４からのステ
ータス信号はデコーダ５６、エラー記憶部５７およびマ
ルチプレクサ５８を経て、解読され、該ステータス信号
の内容が順にレジスタ５９にロードされる。前記シーケ
ンサ５１は該レジスタ５９の内容に基いて、次のＷＣＳ
アドレスの指定を行う。このようにして該マイクロプロ
グラム制御部５−１は動作する。

なお、ここまでの、演算部４およびマイクロプログラム
制御部５−１の構成の詳細についての説明は、先の第９
図および第５図にも該当するものである。

双方向バッファレジスタ１の構成は第６Ｂ図に示すとお
りである。第６Ｂ図において１１　、１２は、それぞれ
後述するホストプロセッサアクセス用制御部２の制御（
ＷＰ　１　、　［）により、データの書込みを行うレジ
スタ、１３　、１４もまた、ホストプロセッサアクセス
用制御部２の制御（ＯＥ　１　、　［）によりデータを
出力する（トライステート）バッファである。

ホストプロセッサアクセス用制御部２の構成は、第６Ｃ
図に示されている。第６Ｃ図において、２１　、２２　
、２３はＤフリップフロップ、２４　、２５　、２７　
。

２９はアンド（ＡＮＤ）回路、２６　、２８はナンド（
ＮＡＮＤ）回路である。

第７Ａ図および第７Ｂ図は、ホストプロセッサアクセス
用制御部２の動作のタイミングを示す図である。第７Ａ
図はホストプロセッサ２００へデータＲＡＭ　３０のデ
ータを読出すときのものである。第６Ｃ図に示すように
、ホストプロセッサ２００よりバスインターフェイス７
１を介してストローブ信号（ＳＴＢ）とリード・ライト
信号（Ｒ／Ｗ）が入力される。これは従来、前述の第９
図の構成においてバスインターフェイス７１からＲ／Ｗ
コントロール３１へ入力されていたものである。（第１
０図）。ここで、Ｒ／Ｗ信号はデータ書込み時は常時“
０”であり、データ読出し時は常時“１”である。この
回路自体の動作は容易に理解されるものであるので途中
の説明は省略する。第７Ａ図に示されるように、Ｒ／Ｗ
信号が′０”のときの出力は“ＨＯＳＴ″、“１４Ｐ１
”、そして“ＯＥ１″である。ＨＯＳＴは第６Ａ図のク
ロック制御部５５に入力され、ＦＦＰを動作させるクロ
ックパルスを停止させる。−Ｐｌは第６Ｂ図に示される
ように、双方方向バッファレジスタ１のレジスタ１１の
トリガ入力となっている。第７Ａ図に示すように酊の立
上りでレジスタ１１にデータＲＡＭ　３０から転送され
たデータがセットされる。もう１つの出力ＯＥＩは、第
６Ｂ図の双方向パフファレジスタ１の（トライステート
）バッファ１３の制御入力であって、バスインターフェ
イス７１からのストローブ信号に等しいタイミングで“
１”となっており、前記レジスタ１１にデータがセット
された後、ストローブ信号が“０”となるまでの間にレ
ジスタ１１にロードされていたデータが、ホストプロセ
ッサ２００に読取られる。またこのとき、上記ＨＯ３Ｔ
信号と、ＯＥ２を反転した７５ＴＴ信号が前記ストロー
ブ信号とＲ／Ｗ信号の代りにＲ／Ｗコントロール３１に
入力される。今、データ読出し時にはＯＥ２は“Ｏ”で
あるので、第１０図から明らかなように、このときはＲ
／Ｗコントロール３１からは上記ＨＯ５Ｔ信号が“１”
となるタイミング、すなわち、要Ｔが“０”となるタイ
ミングでデータが読出される。つまり、このデータがレ
ジスタ１１にセットされるのである。またレジスタ１１
におけるデータのセット完了と同時にＨＯＳＴは“Ｏ″
に戻り、クロック制御部５５に対するクロ９クパルスの
停止制御を取りやめる。即ちデータがレジスタ１１にセ
ットされると同時にＦＦＰのクロック停止は解除される
。このクロック停止時間はＦＦＰのクロックの１周期間
である。次に第７．Ｂ図を用いてホストプロセッサ２０
０からデータＲＡＭ　３０へのデータの書込みの動作の
タイミングについて説明する。

この場合も、第６Ｃ図の回路の動作は容易であるので、
その出力、“ＨＯＳＴ”、１Ｆ２′″”および”ＯＥ２
”についてのみ述べる。）ＩＯＳＴ信号の役割りは前述
の第７Ａ図の場合と全（同様である。出力“ＷＰ２”は
、第６Ｂ図に示すように、双方向パフファレジスタ１の
レジスタ１２のトリガ入力となっており、ＯＥ２は、該
双方向パフファレジスタ１の（トライステート）バッフ
ァ１４の制御入力であって、上記ＨＯ３Ｔ信号と全く同
じタイミングで“ｌ　”となる。ＯＥ２はまた、反転さ
れて、蔀１−となってＲ／Ｗコントロール３１にＨＯＳ
Ｔと共に入力され、Ｒ／Ｗコントロール３１から書込み
イネーブル信号を出力せしめる。こうして、まず、ＨＰ
２によってホストプロセッサ２００からのデータが双方
向バッファレジスタ１のレジスタ１２にセントされた後
、ＨＯ５Ｔ信号が、ＦＦＰを動作させるクロックパルス
を停止させると同時に、該ＨＯＳＴ信号と■Ｔ倍信号Ｒ
／Ｗコントロール３１に作用して、データＲＡ？’ｌ　
３０を書込み可能とし、さらに同時にＯＦ２は双方向バ
ッファレジスタ１の（トライステート）バッファ１４を
出力可能とする。こうして、ホストプロセッサ２００か
らのデータがＦＦＰのデータＲＡＭ　３０に書込まれる
。このときもＦＦＰの停止時間はＦＦＰのクロックパル
スの１周期間である。

以下においては、第５図（および第９図）に示される構
成を有するＦＦＰと、第６Ａ図に示される構成を有する
ＦＦＰとの各々における、ホストプロセッサ２００から
のデータの書込み、および、該ホストプロセッサへのデ
ータの読取りの際のタイミングについて考察する。

第８Ａ図は、前述の第５図で示される高速浮動小数点演
算器（ＦＦＰ）　１００におけるホストプロセッサ（第
８Ａ図および後述の第８Ｂ図ではＨＰで示す）２００か
らデータＲＡＭ　３０へのデータの書込み、および該デ
ータＲＡＭ　３０から該ホストプロセッサ２００への読
出しのタイミングを示す図である。第８Ａ図において、
（ａ）はホストプロセッサ（ｌ（Ｐ）　２００における
処理サイクル、（ｂ）はＦＦＰｌｏｏにおける演算処理
の実行時間、及び停止期間を示すものである。（Ｃ）は
ＦＦＰｌｏｏにおけるクロックパルス（ＣＬ　Ｋ）のタ
イミングを示す。Ａ、は該ホストプロセッサ２００がＦ
ＦＰｌｏｏのクロックパルス停止させるための信号（前
記クロック停止信号）を出力するサイクルで、該クロッ
ク停止信号がＦＦＰｌｏｏのクロック制御部５５に入力
されると、該クロック制御部５５は、ＦＦＰｌｏｏにお
けるクロックパルスの出力を停止する（時刻１＋）。こ
れによってＦＦＰｌｏｏの演算処理は停止する。次に該
ホストプロセッサ２００は、前記双方向バッファ９のう
ち該ホストプロセッサ２００からデータＲＡＭ　３０方
向へ向う（トライステート）バッファを動作可能とし、
前記Ｒ／Ｗコントロール３１に対し、Ｒ／Ｗ信号を“０
”とすると共にストローブ信号を出力する。

これによって該ホストプロセッサ２００からデータＲＡ
Ｍ　３０へデータの書込みが開始される（時刻ｔｚ）。

ここで第８Ａ図において略号Ｗは該ホストプロセッサ２
００から５ｉＦＦＰ１００へのデータの書込みのサイク
ルを表わすものとする。時刻ｔ、にてホストプロセッサ
２００からデータＲＡＭ　３０へのデータの書込みが終
了すると、次のホストプロセッサ２００におけるマシン
サイクルにおいては８５ＦＦＰ１００の停止を解除する
ためのサイクルＡ、が開始され、該ホストプロセッサ２
００からクロックパルス停止の解除のための前記クロッ
ク再開信号が送られ、前記クロック制御部５５は該クロ
ック再開信号を受けて（時刻ｔ４）、再びクロックパル
スの出力を再開する。これによって該ＦＦＰ１００は再
び演算処理を再開する。第８Ａ図の右半分に示されてい
る、該ホストプロセッサ２００からの読出しの場合も、
Ａ。

および、Ａ、のサイクルについては前記の書込みの場合
と全く同様であり、前記書込み時との違いは、時刻ｔ７
から始まる、該ＦＦＰから該ホストプロセッサ２００へ
のデータの読出しサイクルにあり、このとき、該ホスト
プロセッサ２００は前記双方向バッファ９のうち該ホス
トプロセッサ２００方向へ向うバッファを制御してこれ
を動作可能とし、他方、該Ｒ／Ｗコントロール３１に対
してはＲ／Ｗ信号を“１”としてストローブ信号（ＳＴ
Ｂ）と共に出力する。これによりＲ／Ｗコントロールは
、出力イネーブル信号（ＯＥ）をデータＲＡＭ　３０に
対して出力し、この結果、データＲＡＭ　３０より該ホ
ストプロセッサ２００ヘデータが読出される。第８Ａ図
から明らかなように、第５図の構成のＦＦＰｌｏｏとホ
ストプロセッサ２００との間のデータのやりとりにおい
ては、該ＦＦＰ１００への書込み、読出し、いずれの場
合においても、そのためのＦＦＰｌｏｏの停止時間は、
該ホストプロセッサ２００のマシンサイクルの約２倍に
及んでいる。実際、第５図の例では、この時間は約２μ
ｓｅｃである。

第８Ｂ図は、ホストプロセッサ２００とＦＦＰのデータ
ＲＡＭ　３０との間でのデータ転送のタイミングを、第
６Ａ図のＦＦＰの場合について示すものである。

第８Ｂ図において（ａ）はホストプロセッサ（ＨＰ）２
００における処理サイクル、（ｂ）はＦＦＰにおける演
算処理の実行時間、及び停止時間を示すものである。（
Ｃ）はＦＦＰにおけるクロックパルス（ＣＬＫ）のタイ
ミングを示す。

第８Ｂ図（１）におけるＡ１．ｌはホストプロセッサ２
００におけるデータ書込みサイクルであり、ＡＲは同じ
くデータ読出しサイクルである。一方、前述の第７Ａ図
および第７Ｂ図の説明からも明らかなようにデータの書
込み、および読出し時におけるＦＦＰの停止時間はＦＦ
Ｐの１マイクロサイクル（本実施例では０．１μ５ｅｃ
）である。

このように、第６Ａ図のハードウェア構成を用いるとホ
ストプロセッサ２００からＦＦＰｌｏｏへのデータの書
込み、および、演算結果の読出しの際に該ＦＦＰ１００
が停止する時間が極めて短くて済むことになる。このこ
とは特に、前に第２図、第３図、および第４図を用いて
説明したコマンドブロックのデータ構造、および、その
ようなデータ構造を有するコマンドブロックを用いて、
ホストプロセッサ２００およびＦＦＰｌｏｏにおいて行
われる処理の手順を用いる際に極めて有利である。なぜ
ならば、上記のコマンドブロックのデータ構造や処理手
順はＦＦＰが演算処理を実行中であっても、その間に適
宜割込んで次々と先のコマンドを与えておくようにする
ものであるので、この割込みによるＦＦＰの演算処理の
停止時間が、１桁も短くなることになるからである。

〔発明の効果〕

本発明の高速浮動小数点演算システムにおいては、ＦＦ
Ｐの演算処理実行中においてもホストプロセッサは次々
と先のコマンドを該ＦＦＰに与えておくことができるの
で、ＦＦＰは１つのコマンドブロックに対する演算処理
が終了するとすぐに次のコマンドブロックに対する演算
処理にとりがかることができる。

【図面の簡単な説明】

第１図は本発明による高速浮動小数点演算システムの１
例を示す図、 第２図は本発明の高速浮動小数点演算システムにおける
コマンドブロックのフォーマットとチェーニングの１例
を示す図、 第３図はホストプロセッサ２００の手順を示す図、第４
図は高速浮動小数点演算器（ＦＦＰ）　１００における
処理の手順を示す図、 第５図は本発明の高速浮動小数点演算システムにおける
ハードウェアの構成の第１の例を示す図、第６Ａ図は本
発明の高速浮動小数点演算システムにおけるハードウェ
ア構成の第２の例を示す図、第６Ｂ図は第６Ａ図におけ
る双方向バッファレジスタ１の構成図、 第６Ｃ図は第６Ａ図におけるホストプロセッサアクセス
用制御部２の構成例を示す図、第７Ａ図および第７Ｂ図
は第６Ｃ図のホストプロセッサアクセス用制御部２のタ
イミングを示す図、 第８Ａ図は第５図および第９図のハードウェア構成にお
けるデータの書込みおよび読出しのタイミングを示す図
、 第８Ｂ図は第６Ａ図のハードウェア構成におけるデータ
の書込みおよび読出しのタイミングを示す図、 第９図は、従来の高速浮動小数点１演算システムにおけ
るハードウェア構成の１例を示す図、第１０図はＲ／Ｗ
コントロール３１の構成例を示す図である。 （符号の説明） １・・・双方向バッファレジスタ、 ２・・・ホストプロセッサアクセス用制御部、３・・・
データ記憶部、　　４・・・演算部、５・・・ＦＦＰ制
御部、 ８・・・スティタスレジスタ、 ９・・・双方向バッファ、 １１　、１２・・・レジスタ、１３．１４・・・バッフ
ァ、３０・・・データＲＡＭ。 ３１・・・Ｒ／Ｗコントロール、 ３２・・・アドレス・ジェネレータ、 ３３・・・アドレス・レジスタ ３４・・・レジスタ、 ４０・・・レジスタ・ファイル、 ４１・・・浮動小数点乗算／除算器（ＭＰＹ／ＤＩｖ）
、４２・・・浮動小数点算術論理演算器（ＡＬＵ）、５
１・・・シーケンサ、 ５２・・・ライタプル・コントロール・ストレージ（Ｗ
Ｃ３）、 ５３・・・マイクロコードレジスタ、 ５６・・・デコーダ、　　　　５８・・・マルチプレク
サ、５９・・・レジスタ、 ６０・・・ＷＣＳ書込制御部、 ６１・・・バッファゲート、 ７０・・・バックプレーンバス、 ７１・・・バスインターフェイス、 ７２　、７３　、７４・・・バス、 １００・・・高速浮動小数点演算器（Ｆ　Ｆ　Ｐ）、２
００・・・ホストプロセッサ。 高速浮動１１点演算器（ＦＦＰ）１００における処理の
手順を示す図第４図

Claims (1)

1. 【特許請求の範囲】 １、ホストプロセッサと高速浮動小数点演算器とからな
   り、該ホストプロセッサは該高速浮動小数点演算器に、
   演算に必要なデータを含むコマンドブロックを入力する
   ことにより演算の実行を命じ、 該高速浮動小数点演算器はさらに、該入力したコマンド
   ブロックを記憶するデータ記憶部と、該データ記憶部に
   記憶したコマンドブロックに従って演算を実行し、その
   演算結果を再び該データ記憶部に記憶させる演算実行部
   とからなり、 前記ホストプロセッサは該データ記憶部に記憶された演
   算結果を読出す高速浮動小数点演算システムにおいて、 複数のコマンドブロックを各々、前記データ記憶部内の
   前記ホストプロセッサが指定する領域に記憶し、各コマ
   ンドブロックは、該各コマンドブロックの次に実行すべ
   きコマンドブロックが記憶されている、該データ記憶部
   の領域を指定する情報を含んでなり、前記演算実行部は
   該情報を参照することにより、予め記憶されている複数
   のコマンドブロックの演算を次々と実行することを特徴
   とする高速浮動小数点演算システム。 ２、前記コマンドブロックの各々はさらに、演算の終了
   を示すことのできるフラグを含んでなる特許請求の範囲
   第１項記載の高速浮動小数点演算システム。 ３、前記コマンドブロックの各々は、さらに、前記デー
   タ記憶部３に同時に記憶されているコマンドブロックの
   各々を互いに識別するための識別番号を含んでなり、 前記演算実行部は、各コマンドブロックの演算結果を前
   記データ記憶部に記憶させる毎に前記ホストプロセッサ
   に対し前記識別番号を用いて該コマンドブロックの演算
   結果が読出し可能であることを表示し、 前記ホストプロセッサは該表示により前記演算結果が読
   出し可能であることを認知して、前記データ記憶部から
   該演算結果を読出し、該表示を消去する特許請求の範囲
   第１項記載の高速浮動小数点演算システム。 ４、前記ホストプロセッサは、入力したコマンドブロッ
   クの数と演算結果を読出したコマンドブロックの数との
   差を所定の値以下に保つ特許請求の範囲第１項記載の高
   速浮動小数点演算システム。 ５、前記演算実行部は、演算を実行するためのマイクロ
   プログラムを記憶するマイクロプログラム記憶部を備え
   てなり、 前記コマンドブロックの各々は、該マイクロプログラム
   記憶部において、実行すべき演算に対応するマイクロプ
   ログラムを記憶する領域を指定する情報を、さらに含ん
   でなる特許請求の範囲第１項記載の高速浮動小数点演算
   システム。 ６、前記ホストプロセッサと前記データ記憶部との間に
   、該ホストプロセッサから該データ記憶部へのコマンド
   ブロックの書込み、および該データ記憶部から該ホスト
   プロセッサへの演算結果の読出しの際に、一旦データを
   ロードするための双方向バッファレジスタを設ける特許
   請求の範囲第１項より５項のいずれか１項記載の高速浮
   動小数点演算システム。