JPS6019815B2 - 転送制御方式 - Google Patents
転送制御方式Info
- Publication number
- JPS6019815B2 JPS6019815B2 JP55016545A JP1654580A JPS6019815B2 JP S6019815 B2 JPS6019815 B2 JP S6019815B2 JP 55016545 A JP55016545 A JP 55016545A JP 1654580 A JP1654580 A JP 1654580A JP S6019815 B2 JPS6019815 B2 JP S6019815B2
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- JP
- Japan
- Prior art keywords
- transfer
- word
- processor
- connection
- words
- Prior art date
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- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Description
【発明の詳細な説明】
本発明は、データ転送を転送指示語に従って行なう転送
制御方式に関する。
制御方式に関する。
マルチ・プロセッサ・システムにおけるプロセッサ間通
信、或いはプロセッサと入出力装置とのデータ転送のた
めに転送装置が使用される。
信、或いはプロセッサと入出力装置とのデータ転送のた
めに転送装置が使用される。
この転送装置の動作を規定するものとして転送指示語が
使用され、この転送指示語は、転送装置に対する動作指
令、ワード数、データアドレス、転送対象等の指示から
なるものである。プロセッサからの処理開始命令を受け
た転送装置は、上記の転送指示語をメイン・メモリから
読み出し、これに従ってデータを転送動作を行なう。従
来、この種の転送装置においては、データ転送動作を終
えるとプロセッサに対して割込みを行ない、転送装置及
び転送対象装置の内部状態をメイン・メモリに格納する
。
使用され、この転送指示語は、転送装置に対する動作指
令、ワード数、データアドレス、転送対象等の指示から
なるものである。プロセッサからの処理開始命令を受け
た転送装置は、上記の転送指示語をメイン・メモリから
読み出し、これに従ってデータを転送動作を行なう。従
来、この種の転送装置においては、データ転送動作を終
えるとプロセッサに対して割込みを行ない、転送装置及
び転送対象装置の内部状態をメイン・メモリに格納する
。
そのため、プロセッサの転送制御プログラムは、割込み
のある毎にに割込解析処理を行う必要があり、転送指示
語（転送タスク）の接続処理も行なうため、ソフト・オ
ーバーヘッドが大きくあるという欠点がある。本発明は
、斯かる欠点を解決すべ〈なされたもので、転送処理が
正常である間はフ。。セッサに対する割込みを行なわず
、且つ、転送指示語の接続処理を転送制御で行なうこと
によりソフト１オーバーヘッドを減少させた転送制御方
式を提供することを目的とする。即ち、本発明は、転送
指示語群の接続状態をその接続語数と、ヘッド及びテー
ルアドレス、及び転送処理済みの転送指示語群の接続状
態を表示す０る掃き出し表示語のポィンタで表示する接
続表示語を構成して成り、該転送装置においては上記接
続表示語の接続語数を常時監視する手段と、上記接続表
示語に接続される転送指示語を読み出して解析する手段
と、該転送指示語に従って転送処理夕を行なう手段と、
転送処理後に当該転送処理済み転送指示語を上記接続表
示語から外すと共に、転送処理済みの転送指示語群の接
続状態を表示する掃き出し表示語に前記転送指示語を接
続する手段と、全ての転送指示語の転送動作終了後も割
込みを行なわないよう制御する手段とを備えて構成する
ことにより、上記目的を構成するものである。
のある毎にに割込解析処理を行う必要があり、転送指示
語（転送タスク）の接続処理も行なうため、ソフト・オ
ーバーヘッドが大きくあるという欠点がある。本発明は
、斯かる欠点を解決すべ〈なされたもので、転送処理が
正常である間はフ。。セッサに対する割込みを行なわず
、且つ、転送指示語の接続処理を転送制御で行なうこと
によりソフト１オーバーヘッドを減少させた転送制御方
式を提供することを目的とする。即ち、本発明は、転送
指示語群の接続状態をその接続語数と、ヘッド及びテー
ルアドレス、及び転送処理済みの転送指示語群の接続状
態を表示す０る掃き出し表示語のポィンタで表示する接
続表示語を構成して成り、該転送装置においては上記接
続表示語の接続語数を常時監視する手段と、上記接続表
示語に接続される転送指示語を読み出して解析する手段
と、該転送指示語に従って転送処理夕を行なう手段と、
転送処理後に当該転送処理済み転送指示語を上記接続表
示語から外すと共に、転送処理済みの転送指示語群の接
続状態を表示する掃き出し表示語に前記転送指示語を接
続する手段と、全ての転送指示語の転送動作終了後も割
込みを行なわないよう制御する手段とを備えて構成する
ことにより、上記目的を構成するものである。
以下、本発明を図面に示す実施例に基づいて説明する。
第１図は本発明が適用されるマルチ・プロセッサ・シス
テムの」例を示すブロック図であって、同図に示すマル
チ・プロセッサ・システムは、メイン・メモリー０，１
１にプロセッサー２，１３がそれぞれ接続され、プログ
ラムを解釈・実行し、プロセッサ１２，１３には転送装
置１４，１５がそれぞれ接続され、プロセッサ１２，１
３間のデータ転送動作をバス１６を介して行なう。
第１図は本発明が適用されるマルチ・プロセッサ・シス
テムの」例を示すブロック図であって、同図に示すマル
チ・プロセッサ・システムは、メイン・メモリー０，１
１にプロセッサー２，１３がそれぞれ接続され、プログ
ラムを解釈・実行し、プロセッサ１２，１３には転送装
置１４，１５がそれぞれ接続され、プロセッサ１２，１
３間のデータ転送動作をバス１６を介して行なう。
第２図は本発明の転送制御方式において使用する制御語
の一構成例を示す説明図である。本発明において使用す
る接続表示語（以下ＱＣＷと称する）は、接続されてい
る転送指示語（以下ＣＣＷと称する）の数、ヘッドＣＣ
Ｗアドレス、テールＣＣＷアドレス及び掃き出し表示語
（以下ＴＣＰと称する）のアドレスから成る。このＱＣ
Ｗのヘッド・アドレスは、メモリのシステムエリア（Ｑ
ＡＷエリア）に格納される。
の一構成例を示す説明図である。本発明において使用す
る接続表示語（以下ＱＣＷと称する）は、接続されてい
る転送指示語（以下ＣＣＷと称する）の数、ヘッドＣＣ
Ｗアドレス、テールＣＣＷアドレス及び掃き出し表示語
（以下ＴＣＰと称する）のアドレスから成る。このＱＣ
Ｗのヘッド・アドレスは、メモリのシステムエリア（Ｑ
ＡＷエリア）に格納される。
ＴＣＰは、処理済みＣＣＷの数、ヘッドＣＣＷアドレス
から成る。ＣＣＷ間は、ＣＣＷ内部のポィンタにより結
合される。第３図は本発明の転送制御方式を構成する転
送装置の一実施例を示すブロック図である。
から成る。ＣＣＷ間は、ＣＣＷ内部のポィンタにより結
合される。第３図は本発明の転送制御方式を構成する転
送装置の一実施例を示すブロック図である。
同図に示す転送装置は、ＱＣＷ監視部３１とＣＣＷ解析
部３２と、転送制御部３３と、接続制御部３４と、割込
み制御部３５と、メモリ制御部３６とから構成される。
上記ＱＣＷ監視部３１は、プロセッサ、ＣＣＷ解析部３
２、転送制御部３４及びメモリ制御部３６と接続され、
プロセッサの処理開始命令を受けて起動し、上記ＱＡＷ
からＱＣＷアドレスを読み出して、ＱＣＷのＣＣＷ数を
監視する。
部３２と、転送制御部３３と、接続制御部３４と、割込
み制御部３５と、メモリ制御部３６とから構成される。
上記ＱＣＷ監視部３１は、プロセッサ、ＣＣＷ解析部３
２、転送制御部３４及びメモリ制御部３６と接続され、
プロセッサの処理開始命令を受けて起動し、上記ＱＡＷ
からＱＣＷアドレスを読み出して、ＱＣＷのＣＣＷ数を
監視する。
上記ＣＣＷ解析部３２は、上記ＱＣＷ監視３１、転送制
御部３３及びメモリ制御部３６と接続され、ＱＣＷ中の
ヘッドＣＣＷアドレスを読み出して、該当するＣＣＷを
読み出し、解析する。上記転送制御部３３は、上記ＣＣ
Ｗ解析部３２、バス１６、接続制御部３４、割込制御部
３５及びメモリ制御部３６と接続され、転送指示語に従
ってメイン・メモリ１０と転送対象装置との間のデータ
転送をバス１６を介して行なう。上記接続制御部３４は
、上記転送制御部３、ＱＣＷ監視３１及びメモリ制御部
３６と接続され、転送処理済みＣＣＷをＱＣＷから外し
、ＴＣＰに接続する。上記割込制御部３５は、上記転送
制御部３３、メモリ制御部３６及びプロセッサと接続さ
れ、転送動作時に障害が検出されるとプロセッサへの割
込み制御を行なう。次に、上記転送装置により構成され
る本発明転送制御方式の動作について説明する。
御部３３及びメモリ制御部３６と接続され、ＱＣＷ中の
ヘッドＣＣＷアドレスを読み出して、該当するＣＣＷを
読み出し、解析する。上記転送制御部３３は、上記ＣＣ
Ｗ解析部３２、バス１６、接続制御部３４、割込制御部
３５及びメモリ制御部３６と接続され、転送指示語に従
ってメイン・メモリ１０と転送対象装置との間のデータ
転送をバス１６を介して行なう。上記接続制御部３４は
、上記転送制御部３、ＱＣＷ監視３１及びメモリ制御部
３６と接続され、転送処理済みＣＣＷをＱＣＷから外し
、ＴＣＰに接続する。上記割込制御部３５は、上記転送
制御部３３、メモリ制御部３６及びプロセッサと接続さ
れ、転送動作時に障害が検出されるとプロセッサへの割
込み制御を行なう。次に、上記転送装置により構成され
る本発明転送制御方式の動作について説明する。
プロセッサより処理開始命令を受けるとＱＣＷ監視部３
１が起動され、ＱＡＷエリアからＱＣＷアドレスを読み
出した後、ＱＣＷのＣＣＷ数を監視する。ＣＣＷ数が０
である場合には監視動作を続行するが、ＣＣＷ数が０以
外の場合にはＣＣＷ解析部３２が起動する。ＣＣＷ解析
部３２は、ＱＣＷ中のヘッドＣＣＷアドレスを読み出し
た後、該当するＣＣＷを読み出し、解析を行って、転送
制御部３３へ制御を移す。転送制御部３３は、メイン・
メモリと転送対象装置との間のデータ転送をバスを介し
て行なう。転送動作が正常に終了したならば、転送制御
部３３から接続制御部３４に制御が移り、転送動作時に
障害が検出された場合のみ割込制御部３５に制御が移る
。接続制御部３４では、ＴＣＰのＣＣＷ数ををプラス１
とし、ＴＣＰに接続されているテールＣＣＷの次のＣＣ
Ｗアドレスエリア及びＴＣＰのテールＣＣＷアドレス・
エリアに転送処理済みＣＣＷのアドレス（これはＱＣＷ
におけるヘッドＣＣＷアドレスと同一である。）を格納
する。更に、ＱＣＷのＣＣＷ数をマイナス１とし、転送
処理済みＣＣＷに格納されている次ＣＣＷアドレスをＱ
ＣＷのヘッドＣＣＷアドレス・エリアに格納し、上記次
ＣＣＷアドレスをａｌｌ“０”とす。本処理により転送
処理済みＣＣＷがＱＣＷから外され、ＴＣＰに接続され
る。接続処理終了後、制御はＱＣＷ監視３１に戻り、Ｑ
ＣＷ内のＣＣＷ数が０になるまで上記一運の転送動作が
繰返される。
１が起動され、ＱＡＷエリアからＱＣＷアドレスを読み
出した後、ＱＣＷのＣＣＷ数を監視する。ＣＣＷ数が０
である場合には監視動作を続行するが、ＣＣＷ数が０以
外の場合にはＣＣＷ解析部３２が起動する。ＣＣＷ解析
部３２は、ＱＣＷ中のヘッドＣＣＷアドレスを読み出し
た後、該当するＣＣＷを読み出し、解析を行って、転送
制御部３３へ制御を移す。転送制御部３３は、メイン・
メモリと転送対象装置との間のデータ転送をバスを介し
て行なう。転送動作が正常に終了したならば、転送制御
部３３から接続制御部３４に制御が移り、転送動作時に
障害が検出された場合のみ割込制御部３５に制御が移る
。接続制御部３４では、ＴＣＰのＣＣＷ数ををプラス１
とし、ＴＣＰに接続されているテールＣＣＷの次のＣＣ
Ｗアドレスエリア及びＴＣＰのテールＣＣＷアドレス・
エリアに転送処理済みＣＣＷのアドレス（これはＱＣＷ
におけるヘッドＣＣＷアドレスと同一である。）を格納
する。更に、ＱＣＷのＣＣＷ数をマイナス１とし、転送
処理済みＣＣＷに格納されている次ＣＣＷアドレスをＱ
ＣＷのヘッドＣＣＷアドレス・エリアに格納し、上記次
ＣＣＷアドレスをａｌｌ“０”とす。本処理により転送
処理済みＣＣＷがＱＣＷから外され、ＴＣＰに接続され
る。接続処理終了後、制御はＱＣＷ監視３１に戻り、Ｑ
ＣＷ内のＣＣＷ数が０になるまで上記一運の転送動作が
繰返される。
したがって、転送処理が正常に行なわれている間は、転
送装置からプロセッサの割込みはない。一方、障害発生
時には、割込制御部３５によりプロセッサへの割込みが
行われ、障害情報を報告した後、転送装置はアイドル（
遊び状態）となる。なお、メイン・メモリ・アクセスは
、メモリ制御部３６を介して成される。以上説明したよ
うに本発明は「上記のように横成することにより、転送
処理が正常である間はプロセッサに対する割込みが発生
せず、且つ、転送指示語の接続替えを転送装置で行なう
ため、転送処理に伴うソフト・オーバーヘッドを少なく
する効果がある。
送装置からプロセッサの割込みはない。一方、障害発生
時には、割込制御部３５によりプロセッサへの割込みが
行われ、障害情報を報告した後、転送装置はアイドル（
遊び状態）となる。なお、メイン・メモリ・アクセスは
、メモリ制御部３６を介して成される。以上説明したよ
うに本発明は「上記のように横成することにより、転送
処理が正常である間はプロセッサに対する割込みが発生
せず、且つ、転送指示語の接続替えを転送装置で行なう
ため、転送処理に伴うソフト・オーバーヘッドを少なく
する効果がある。
第１図はマルチ・プロセッサ・システムの一例を示すブ
ロック図、第２図は本発明転送制御方式において使用す
る制御語の一構成例を示す説明図、第３図は本発明転送
制御方式を構成する転送装置の一実施例を示すブロック
図である。 １０，１１…メイン・メモリ、１２，１３…プロセッサ
、１４，１５・・・転送装置、１６・・・バス、３１・
・・ＱＣＷ監視、３２・・・ＣＣＷ解析部、３３…転送
制御部、３４・・・転送制御部、３５・・・割込制御部
、３６・・・メモリ制御部。 第ｌ図 第２図 第３図
ロック図、第２図は本発明転送制御方式において使用す
る制御語の一構成例を示す説明図、第３図は本発明転送
制御方式を構成する転送装置の一実施例を示すブロック
図である。 １０，１１…メイン・メモリ、１２，１３…プロセッサ
、１４，１５・・・転送装置、１６・・・バス、３１・
・・ＱＣＷ監視、３２・・・ＣＣＷ解析部、３３…転送
制御部、３４・・・転送制御部、３５・・・割込制御部
、３６・・・メモリ制御部。 第ｌ図 第２図 第３図
Claims (1)
- １ プロセツサと他のプロセツサ、又はプロセツサと入
出力装置との間のデータ転送を転送装置が転送指示語に
従つて行なう転送制御方式において、上記転送指示語群
の接続状態をその接続語数と、ヘツド及びテールアドレ
ス、及び転送処理済みの転送指示語群の接続状態を表示
する掃き出し表示語のポインタとで表示する接続表示語
を構成して成り、該転送装置においては上記接続表示語
の接続語数を常時監視する手段と、上記接続表示語に接
続される転送指示語を読し出して解析する手段と、該転
送指示語に従つて転送処理を行なう手段と、転送処理後
に当該転送処理済み転送指示語を上記接続表示語から外
すと共に、前記掃き出し表示語に該転送処理済み転送指
示語を接続する手段と、全ての転送指示語の転送動作終
了後も割込みを行なわないよう制御する手段とを備えて
構成することを特徴とする転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55016545A JPS6019815B2 (ja) | 1980-02-15 | 1980-02-15 | 転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55016545A JPS6019815B2 (ja) | 1980-02-15 | 1980-02-15 | 転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56114023A JPS56114023A (en) | 1981-09-08 |
| JPS6019815B2 true JPS6019815B2 (ja) | 1985-05-18 |
Family
ID=11919226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55016545A Expired JPS6019815B2 (ja) | 1980-02-15 | 1980-02-15 | 転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019815B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63226764A (ja) * | 1987-03-17 | 1988-09-21 | Fanuc Ltd | 高速浮動小数点演算システム |
| JP2586646B2 (ja) * | 1988-06-10 | 1997-03-05 | 日本電気株式会社 | マイクロコンピュータ |
-
1980
- 1980-02-15 JP JP55016545A patent/JPS6019815B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56114023A (en) | 1981-09-08 |
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