JPS61101864A - プログラム制御方式 - Google Patents
プログラム制御方式Info
- Publication number
- JPS61101864A JPS61101864A JP22323684A JP22323684A JPS61101864A JP S61101864 A JPS61101864 A JP S61101864A JP 22323684 A JP22323684 A JP 22323684A JP 22323684 A JP22323684 A JP 22323684A JP S61101864 A JPS61101864 A JP S61101864A
- Authority
- JP
- Japan
- Prior art keywords
- processing
- program
- information
- request
- execution means
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/167—Interprocessor communication using a common memory, e.g. mailbox
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラムを実行する複数の実行部を有する装
置のプログラム制御方式に関する。
置のプログラム制御方式に関する。
従来のプログラム制御方式では、独立した複数のプロセ
、すにより分散処理を行う場合、プロセッサ間の情報の
受は渡しに複雑な手順を必要とし、情報の受渡し処理に
時間を要し、情報の受渡しが頻繁に行われるような場合
には全体としての処理速度が低下するという欠点がある
。
、すにより分散処理を行う場合、プロセッサ間の情報の
受は渡しに複雑な手順を必要とし、情報の受渡し処理に
時間を要し、情報の受渡しが頻繁に行われるような場合
には全体としての処理速度が低下するという欠点がある
。
本発明の目的は、上述の欠点を除去したプログラム制御
方式を提供することにある。
方式を提供することにある。
本発明の方式は、それぞれ独立してプログラムを実行す
る複数のプログラム実行手段と、該複数のプログラム実
行手段により共有される共通記憶手段とを備え、第１の
前記実行手段のプログラム実行中に他の第２の前記実行
手段に対する処理要求が発生したとき前記第１の実行手
段は前記共通記憶手段に処理用情報を格納するとともに
前記第２の実行手段に処理要求の発生を通知し、これを
通知された前記第２の実行手段は前記処理用情報を処理
したあと処理結果を前記共通記憶手段に格納するととも
に前記第１の実行手段に処理の終了を通知し、これを通
知された前記第１の実行手段が前記処理結果を得る。
る複数のプログラム実行手段と、該複数のプログラム実
行手段により共有される共通記憶手段とを備え、第１の
前記実行手段のプログラム実行中に他の第２の前記実行
手段に対する処理要求が発生したとき前記第１の実行手
段は前記共通記憶手段に処理用情報を格納するとともに
前記第２の実行手段に処理要求の発生を通知し、これを
通知された前記第２の実行手段は前記処理用情報を処理
したあと処理結果を前記共通記憶手段に格納するととも
に前記第１の実行手段に処理の終了を通知し、これを通
知された前記第１の実行手段が前記処理結果を得る。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の方式に用いるシステムは
、それぞれ内部に記憶した個別のプログラムに従って動
作する２つのプログラム実行部１−１〜１−２と、共通
メモリ部２と、処理要求通知線３と、処理終了通知線４
とから構成される。
、それぞれ内部に記憶した個別のプログラムに従って動
作する２つのプログラム実行部１−１〜１−２と、共通
メモリ部２と、処理要求通知線３と、処理終了通知線４
とから構成される。
次にプログラム実行部１−１からプログラム実行部１−
２に処理を依頼するときの動作を説明する。
２に処理を依頼するときの動作を説明する。
まず、プログラム実行部１−１は共通メモリ部２に処理
要求の内容を示す情報を書き込む。書込ｈ
み終了後、実行部１−１は処理要求通知線３を介して実
行部１−２に割込みをかけることにより処理要求通知を
行なう。この通知に応答して実行部１−２は共通メモリ
部２から前記書き込まれた処理要求情報を読み取シ、そ
の内容に従った処理を実行する。処理終了後、実行部１
−２はその処理結果を共通メモリ部２に書き込む。書込
み終了後、叉行部１−２は処理終了通知線４を介して実
行部１−１に割込みをかけることにより処理終了通知を
行なう。プログラム実行部１−１はこの処理終了通知を
受けとると、共通メモリ部２から前記処理結果を読取り
、その内容に従い処理を継続する。
要求の内容を示す情報を書き込む。書込ｈ
み終了後、実行部１−１は処理要求通知線３を介して実
行部１−２に割込みをかけることにより処理要求通知を
行なう。この通知に応答して実行部１−２は共通メモリ
部２から前記書き込まれた処理要求情報を読み取シ、そ
の内容に従った処理を実行する。処理終了後、実行部１
−２はその処理結果を共通メモリ部２に書き込む。書込
み終了後、叉行部１−２は処理終了通知線４を介して実
行部１−１に割込みをかけることにより処理終了通知を
行なう。プログラム実行部１−１はこの処理終了通知を
受けとると、共通メモリ部２から前記処理結果を読取り
、その内容に従い処理を継続する。
実行部１−２から実行部１−１に処理の依頼を行なうと
きについても同様に行なうことができる。
きについても同様に行なうことができる。
なお、本実施例ではプログラム実行部が２つの場合につ
いて述べたが、３つ以上でも同様に他のプログラム実行
部に処理を依頼できる。このとき、処理要求通知および
処理終了通知を行なうにはプログラム実行部を特定する
情報（例えばアドレス情報）を付加する必要がある。
いて述べたが、３つ以上でも同様に他のプログラム実行
部に処理を依頼できる。このとき、処理要求通知および
処理終了通知を行なうにはプログラム実行部を特定する
情報（例えばアドレス情報）を付加する必要がある。
以上、本発明には、平易な手順でプログラム実行部間の
情報の受授が可能であシ、この結果、情報の受授の処理
にかかる負荷が軽減されるため、全体としての処理速度
が向上する。
情報の受授が可能であシ、この結果、情報の受授の処理
にかかる負荷が軽減されるため、全体としての処理速度
が向上する。
第１図は本発明の方式に用いるシステムのブロック図で
ある。 図において、
ある。 図において、
Claims (1)
- それぞれ独立してプログラムを実行する複数のプログラ
ム実行手段と、該複数のプログラム実行手段により共有
される共通記憶手段とを備え、第１の前記実行手段のプ
ログラム実行中に他の第２の前記実行手段に対する処理
要求が発生したとき前記第１の実行手段は前記共通記憶
手段に処理用情報を格納するとともに前記第２の実行手
段に処理要求の発生を通知し、これを通知された前記第
２の実行手段は前記処理用情報を処理したあと処理結果
を前記共通記憶手段に格納するとともに前記第１の実行
手段に処理の終了を通知し、これを通知された前記第１
の実行手段が前記処理結果を得ることを特徴とするプロ
グラム制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22323684A JPS61101864A (ja) | 1984-10-24 | 1984-10-24 | プログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22323684A JPS61101864A (ja) | 1984-10-24 | 1984-10-24 | プログラム制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61101864A true JPS61101864A (ja) | 1986-05-20 |
Family
ID=16794928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22323684A Pending JPS61101864A (ja) | 1984-10-24 | 1984-10-24 | プログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61101864A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381861A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | マルチプロセッサシステム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436138A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Direct memory access system |
| JPS58125128A (ja) * | 1982-01-22 | 1983-07-26 | Toshiba Corp | 計算機システム |
| JPS58213371A (ja) * | 1982-06-04 | 1983-12-12 | Toshiba Corp | デ−タ処理システム |
-
1984
- 1984-10-24 JP JP22323684A patent/JPS61101864A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5436138A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Direct memory access system |
| JPS58125128A (ja) * | 1982-01-22 | 1983-07-26 | Toshiba Corp | 計算機システム |
| JPS58213371A (ja) * | 1982-06-04 | 1983-12-12 | Toshiba Corp | デ−タ処理システム |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0381861A (ja) * | 1989-08-24 | 1991-04-08 | Nec Corp | マルチプロセッサシステム |
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