JPH056341A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH056341A JPH056341A JP3183176A JP18317691A JPH056341A JP H056341 A JPH056341 A JP H056341A JP 3183176 A JP3183176 A JP 3183176A JP 18317691 A JP18317691 A JP 18317691A JP H056341 A JPH056341 A JP H056341A
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- JP
- Japan
- Prior art keywords
- cpu
- control
- reset
- memory
- control request
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 高速な強制的制御を行なうと共にリアルタイ
ム性の高い制御を可能にすることにより、制御の時間的
なむらを無くし、全体的に処理速度を向上させる。 【構成】 例えばＣＰＵ１がＣＰＵ２に対して制御要求
をリセットとして発生すると、ＣＰＵ２はリセットさ
れ、マルチポートメモリ３内のＲＥＳＥＴベクタ格納メ
モリに格納された飛び先アドレスにより該当制御を開始
する。
ム性の高い制御を可能にすることにより、制御の時間的
なむらを無くし、全体的に処理速度を向上させる。 【構成】 例えばＣＰＵ１がＣＰＵ２に対して制御要求
をリセットとして発生すると、ＣＰＵ２はリセットさ
れ、マルチポートメモリ３内のＲＥＳＥＴベクタ格納メ
モリに格納された飛び先アドレスにより該当制御を開始
する。
Description
【０００１】
【産業上の利用分野】この発明は複数の中央処理装置が
マルチポートメモリを共有メモリとしてデータ処理を行
なうマルチプロセッサシステムに関するものである。
マルチポートメモリを共有メモリとしてデータ処理を行
なうマルチプロセッサシステムに関するものである。
【０００２】
【従来の技術】図４は従来のマルチプロセッサシステム
の構成を示すブロック図である。図４において、１は第
１のＣＰＵ（中央処理装置）、２は第２のＣＰＵ、３は
ＣＰＵ１とＣＰＵ２との共有メモリであるマルチポート
メモリ、４はＣＰＵ１からＣＰＵ２への制御要求、５は
ＣＰＵ２からＣＰＵ１への制御要求を示す。
の構成を示すブロック図である。図４において、１は第
１のＣＰＵ（中央処理装置）、２は第２のＣＰＵ、３は
ＣＰＵ１とＣＰＵ２との共有メモリであるマルチポート
メモリ、４はＣＰＵ１からＣＰＵ２への制御要求、５は
ＣＰＵ２からＣＰＵ１への制御要求を示す。
【０００３】次に動作について説明する。制御要求を割
り込み要求とする場合、ＣＰＵ１（またはＣＰＵ２）よ
りＣＰＵ２（またはＣＰＵ１）に制御要求４（または制
御要求５）が発生し、ＣＰＵ２（またはＣＰＵ１）が制
御要求４（または制御要求５）を受け付けると、ＣＰＵ
２（またはＣＰＵ１）は、自レジスタの情報を退避し、
割り込みベクタをフェッチした後、割り込み処理を開始
する。また、マルチポートメモリ３を使用し、制御要求
する場合、ＣＰＵ１（またはＣＰＵ２）よりマルチポー
トメモリ３内に設置した制御要求アドレスにある値を書
き込むと、ＣＰＵ２（またはＣＰＵ１）は、その内容に
より制御を開始する。
り込み要求とする場合、ＣＰＵ１（またはＣＰＵ２）よ
りＣＰＵ２（またはＣＰＵ１）に制御要求４（または制
御要求５）が発生し、ＣＰＵ２（またはＣＰＵ１）が制
御要求４（または制御要求５）を受け付けると、ＣＰＵ
２（またはＣＰＵ１）は、自レジスタの情報を退避し、
割り込みベクタをフェッチした後、割り込み処理を開始
する。また、マルチポートメモリ３を使用し、制御要求
する場合、ＣＰＵ１（またはＣＰＵ２）よりマルチポー
トメモリ３内に設置した制御要求アドレスにある値を書
き込むと、ＣＰＵ２（またはＣＰＵ１）は、その内容に
より制御を開始する。
【０００４】
【発明が解決しようとする課題】従来のマルチプロセッ
サシステムは以上のように構成されているので、割り込
み要求によりＣＰＵ間のハンドシェークを行なう場合、
割り込みを受け付ける側のＣＰＵは割り込みを受け付け
てから、自レジスタの情報を退避する必要があり、この
ため処理速度が遅くなるという問題点があり、また、制
御要求発生から制御開始までの実行時間が一定でなく、
これにより制御にむらが生じ、結果として処理速度が遅
くなるという問題点があった。また、従来のマルチプロ
セッサシステムにおいてマルチポートメモリを使用し制
御を行なう場合、要求を受ける側のＣＰＵは一定期間毎
にマルチポートメモリの内容を判断してその判断結果に
応じて制御を行なうため、制御要求発生から制御要求受
け付けまでの時間が一定にはならず、したがってこの場
合も制御にむらが生じ、結果として処理速度が遅くなる
という問題点があった。
サシステムは以上のように構成されているので、割り込
み要求によりＣＰＵ間のハンドシェークを行なう場合、
割り込みを受け付ける側のＣＰＵは割り込みを受け付け
てから、自レジスタの情報を退避する必要があり、この
ため処理速度が遅くなるという問題点があり、また、制
御要求発生から制御開始までの実行時間が一定でなく、
これにより制御にむらが生じ、結果として処理速度が遅
くなるという問題点があった。また、従来のマルチプロ
セッサシステムにおいてマルチポートメモリを使用し制
御を行なう場合、要求を受ける側のＣＰＵは一定期間毎
にマルチポートメモリの内容を判断してその判断結果に
応じて制御を行なうため、制御要求発生から制御要求受
け付けまでの時間が一定にはならず、したがってこの場
合も制御にむらが生じ、結果として処理速度が遅くなる
という問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、制御要求発生から制御開始まで
の実行時間を正確に把握でき、高速な強制的制御を実現
すると共に、その強制的制御をＣＰＵ間の同期をとるの
にも使用でき、リアルタイム性の高い制御を可能にする
マルチプロセッサシステムを提供することを目的とす
る。
ためになされたもので、制御要求発生から制御開始まで
の実行時間を正確に把握でき、高速な強制的制御を実現
すると共に、その強制的制御をＣＰＵ間の同期をとるの
にも使用でき、リアルタイム性の高い制御を可能にする
マルチプロセッサシステムを提供することを目的とす
る。
【０００６】
【課題を解決するための手段】この発明に係るマルチプ
ロセッサシステムは、制御要求側のＣＰＵから被制御要
求側のＣＰＵへの制御要求を強制割り込みとして発生さ
せ、この強制割り込み発生時の飛び先情報を格納する飛
び先情報格納メモリ（ＲＥＳＥＴベクタ格納メモリ６）
をマルチポートメモリ３内に配置する通信手段１ａ，２
ａを備えたものである。
ロセッサシステムは、制御要求側のＣＰＵから被制御要
求側のＣＰＵへの制御要求を強制割り込みとして発生さ
せ、この強制割り込み発生時の飛び先情報を格納する飛
び先情報格納メモリ（ＲＥＳＥＴベクタ格納メモリ６）
をマルチポートメモリ３内に配置する通信手段１ａ，２
ａを備えたものである。
【０００７】
【作用】例えばＣＰＵ１がＣＰＵ２に対して制御要求を
リセット（強制割り込み）として発生すると、ＣＰＵ２
はリセットされ、マルチポートメモリ３内の飛び先情報
格納メモリ（ＲＥＳＥＴベクタ格納メモリ６）に格納さ
れた飛び先アドレス（飛び先情報）により該当制御を開
始する。
リセット（強制割り込み）として発生すると、ＣＰＵ２
はリセットされ、マルチポートメモリ３内の飛び先情報
格納メモリ（ＲＥＳＥＴベクタ格納メモリ６）に格納さ
れた飛び先アドレス（飛び先情報）により該当制御を開
始する。
【０００８】
【実施例】図１はこの発明の一実施例に係るマルチプロ
セッサシステムの構成を示すブロック図である。図１に
おいて、１は第１のＣＰＵ、２は第２のＣＰＵ、３はＣ
ＰＵ１とＣＰＵ２との共有メモリであるマルチポートメ
モリ、４はＣＰＵ１からＣＰＵ２への制御要求、５はＣ
ＰＵ２からＣＰＵ１への制御要求を示す。この実施例で
は、制御要求側のＣＰＵから被制御要求側のＣＰＵへの
制御要求をリセット（ＲＥＳＥＴ）として発生させる。
即ち強制割り込みをリセットとしたものである。１ａは
ＣＰＵ１の通信手段、２ａはＣＰＵ２の通信手段であ
る。通信手段１ａ，２ａは、制御要求側のＣＰＵから被
制御要求側のＣＰＵへの制御要求をリセットして発生さ
せ、このリセット発生時の飛び先情報を格納する飛び先
情報格納メモリをマルチポートメモリ３内に配置するも
のである。
セッサシステムの構成を示すブロック図である。図１に
おいて、１は第１のＣＰＵ、２は第２のＣＰＵ、３はＣ
ＰＵ１とＣＰＵ２との共有メモリであるマルチポートメ
モリ、４はＣＰＵ１からＣＰＵ２への制御要求、５はＣ
ＰＵ２からＣＰＵ１への制御要求を示す。この実施例で
は、制御要求側のＣＰＵから被制御要求側のＣＰＵへの
制御要求をリセット（ＲＥＳＥＴ）として発生させる。
即ち強制割り込みをリセットとしたものである。１ａは
ＣＰＵ１の通信手段、２ａはＣＰＵ２の通信手段であ
る。通信手段１ａ，２ａは、制御要求側のＣＰＵから被
制御要求側のＣＰＵへの制御要求をリセットして発生さ
せ、このリセット発生時の飛び先情報を格納する飛び先
情報格納メモリをマルチポートメモリ３内に配置するも
のである。
【０００９】図２はこの実施例におけるマルチポートメ
モリのメモリマップを示す図である。図２の６は強制割
り込み発生時の飛び先情報としての飛び先アドレスを格
納する飛び先情報格納メモリとしてのＲＥＳＥＴベクタ
格納メモリで、マルチポートメモリ３内に配置される。
モリのメモリマップを示す図である。図２の６は強制割
り込み発生時の飛び先情報としての飛び先アドレスを格
納する飛び先情報格納メモリとしてのＲＥＳＥＴベクタ
格納メモリで、マルチポートメモリ３内に配置される。
【００１０】次に図１および図２を参照してこの実施例
の動作について説明する。ＣＰＵ１（またはＣＰＵ２）
よりＣＰＵ２（またはＣＰＵ１）に制御要求を発生する
と、ＣＰＵ２（またはＣＰＵ１）には強制割り込みとし
てのリセットがかかり、ＣＰＵ２（またはＣＰＵ１）は
マルチポートメモリ３に配置したＲＥＳＥＴベクタ格納
メモリ６の内容である飛び先アドレスにより処理が所定
のプログラムに飛び、該当の制御を開始する。このよう
な動作は通信手段１ａ，２ａを主として行なわれる。
の動作について説明する。ＣＰＵ１（またはＣＰＵ２）
よりＣＰＵ２（またはＣＰＵ１）に制御要求を発生する
と、ＣＰＵ２（またはＣＰＵ１）には強制割り込みとし
てのリセットがかかり、ＣＰＵ２（またはＣＰＵ１）は
マルチポートメモリ３に配置したＲＥＳＥＴベクタ格納
メモリ６の内容である飛び先アドレスにより処理が所定
のプログラムに飛び、該当の制御を開始する。このよう
な動作は通信手段１ａ，２ａを主として行なわれる。
【００１１】なお、ＣＰＵ１（またはＣＰＵ２）よりマ
ルチポートメモリ３内のＲＥＳＥＴベクタ格納メモリ６
の内容を変更することにより、ＣＰＵ２（またはＣＰＵ
１）の制御内容を変更できる。
ルチポートメモリ３内のＲＥＳＥＴベクタ格納メモリ６
の内容を変更することにより、ＣＰＵ２（またはＣＰＵ
１）の制御内容を変更できる。
【００１２】ところで、上記実施例ではマルチポートメ
モリ３に配置したＲＥＳＥＴベクタ格納メモリ６の内容
（ＲＥＳＥＴベクタ値）は直接飛び先アドレスを示すも
ので、直接アドレッシング方式を採用しているが、図３
のマルチポートメモリマップ図に示すようにＲＥＳＥＴ
ベクタ格納メモリ６の内容を間接アドレスとして飛び先
アドレスを発生させることにより、ＲＥＳＥＴベクタ値
をコード化でき、プログラムの変更に対しての追従が容
易になる。
モリ３に配置したＲＥＳＥＴベクタ格納メモリ６の内容
（ＲＥＳＥＴベクタ値）は直接飛び先アドレスを示すも
ので、直接アドレッシング方式を採用しているが、図３
のマルチポートメモリマップ図に示すようにＲＥＳＥＴ
ベクタ格納メモリ６の内容を間接アドレスとして飛び先
アドレスを発生させることにより、ＲＥＳＥＴベクタ値
をコード化でき、プログラムの変更に対しての追従が容
易になる。
【００１３】上記各実施例によれば、制御要求にリセッ
トを使用するため、強制的な制御が可能となり、制御要
求発生から制御開始までの実行時間が正確に把握できる
ようになる。また、強制的制御をＣＰＵ間の同期をとる
のにも使用でき、リアルタイム性の高い制御が可能とな
る。
トを使用するため、強制的な制御が可能となり、制御要
求発生から制御開始までの実行時間が正確に把握できる
ようになる。また、強制的制御をＣＰＵ間の同期をとる
のにも使用でき、リアルタイム性の高い制御が可能とな
る。
【００１４】なお、上記各実施例では制御要求にリセッ
トを使用していたが、リセット以外の強制的割り込み要
因を使用してもよい。
トを使用していたが、リセット以外の強制的割り込み要
因を使用してもよい。
【００１５】
【発明の効果】以上のように本発明によれば、制御要求
側の中央処理装置から被制御要求側の中央処理装置への
制御要求を強制割り込みとして発生させ、この強制割り
込み発生時の飛び先情報を格納する飛び先情報格納メモ
リをマルチポートメモリ内に配置する通信手段を備えて
構成したので、制御要求発生から制御開始までの実行時
間を正確に把握でき、高速な強制的制御が実現でき、ま
た、強制的制御を中央処理装置間の同期をとるのにも使
用でき、リアルタイム性の高い制御が可能になり、した
がって制御の時間的なむらが無くなり、全体的に処理速
度が向上するという効果が得られる。また、飛び先情報
としての飛び先アドレスを間接アドレスを用いて発生さ
せる場合は飛び先アドレス値をコード化でき、プログラ
ムの変更に対する追従も容易になり、したがってプログ
ラムの変更があっても、上記効果を容易に達成できる。
側の中央処理装置から被制御要求側の中央処理装置への
制御要求を強制割り込みとして発生させ、この強制割り
込み発生時の飛び先情報を格納する飛び先情報格納メモ
リをマルチポートメモリ内に配置する通信手段を備えて
構成したので、制御要求発生から制御開始までの実行時
間を正確に把握でき、高速な強制的制御が実現でき、ま
た、強制的制御を中央処理装置間の同期をとるのにも使
用でき、リアルタイム性の高い制御が可能になり、した
がって制御の時間的なむらが無くなり、全体的に処理速
度が向上するという効果が得られる。また、飛び先情報
としての飛び先アドレスを間接アドレスを用いて発生さ
せる場合は飛び先アドレス値をコード化でき、プログラ
ムの変更に対する追従も容易になり、したがってプログ
ラムの変更があっても、上記効果を容易に達成できる。
【図１】この発明の一実施例に係るマルチプロセッサシ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図２】上記実施例におけるマルチポートメモリマップ
を示す図である。
を示す図である。
【図３】他の実施例におけるマルチポートメモリマップ
を示す図である。
を示す図である。
【図４】従来のマルチプロセッサシステムの構成を示す
ブロック図である。
ブロック図である。
１ 第１のＣＰＵ
２ 第２のＣＰＵ
３ マルチポートメモリ
４ 第１のＣＰＵから第２のＣＰＵへの制御要求
５ 第２のＣＰＵから第１のＣＰＵへの制御要求
６ ＲＥＳＥＴベクタ格納メモリ（飛び先情報格納メモ
リ） １ａ，２ａ 通信手段
リ） １ａ，２ａ 通信手段
Claims (2)
- 【請求項１】 複数の中央処理装置がマルチポートメモ
リを共有メモリとしてデータ処理を行なうマルチプロセ
ッサシステムにおいて、制御要求側の中央処理装置から
被制御要求側の中央処理装置への制御要求を強制割り込
みとして発生させ、この強制割り込み発生時の飛び先情
報を格納する飛び先情報格納メモリを上記マルチポート
メモリ内に配置する通信手段を備えたことを特徴とする
マルチプロセッサシステム。 - 【請求項２】 強制割り込み発生時の飛び先情報として
の飛び先アドレスを間接アドレスを用いて発生させるこ
とを特徴とする請求項１のマルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183176A JPH056341A (ja) | 1991-06-27 | 1991-06-27 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3183176A JPH056341A (ja) | 1991-06-27 | 1991-06-27 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056341A true JPH056341A (ja) | 1993-01-14 |
Family
ID=16131110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3183176A Pending JPH056341A (ja) | 1991-06-27 | 1991-06-27 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056341A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379161A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPH02181831A (ja) * | 1989-01-09 | 1990-07-16 | Ricoh Co Ltd | プログラム制御方法 |
-
1991
- 1991-06-27 JP JP3183176A patent/JPH056341A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6379161A (ja) * | 1986-09-24 | 1988-04-09 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
| JPH02181831A (ja) * | 1989-01-09 | 1990-07-16 | Ricoh Co Ltd | プログラム制御方法 |
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