KR930014000A - 다중 프로세서 시스템의 메모리 액세스 제어장치와 방법 - Google Patents

다중 프로세서 시스템의 메모리 액세스 제어장치와 방법 Download PDF

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Abstract

본 발명은 2개의 프로세서가 글로벌 메모리(Global Memory)를 동시에 액세스하거나 또는 시분할(Time Stharing)액세스가 가능하도록 한 다중 프로세서 시스템의 메모리 액세스 장치에 관한 것으로 종래의 다중 프로세서 시스템의 메모리 액세스 장치는 각각의 프로세서가 독립적인 작업을 수행함에 있어 글로벌 메모리를 동시에 시분할로 액세스할 수 없으므로 처리할 작업량이 어느 한쪽의 프로세서에 편중되어 있으면 다른 프로세서가 대기하는 시간이 길어지게 되어 비효율적이고, 데이타 처리속도가 감소되며, 글로벌 메모리를 DRAM으로 구성하고 로우컬 메모리를 SRAM으로 구성하므로 시스템 운용에 수반되는 비용이 높아지는 문제점을 해결하기 위한 것이다.
본 발명은 글로벌 메모리를 각 프로세서에서 시분할로 동시 액세스 가능하게 액세스 중재로직을 구성하고 각 프로세서당 1개의 DRAM제어기를 사용하여 로우컬 메모리의 워킹 메모리(Working Memory)를 DRAM으로 구성하여 미리 정의된 통신규약 (Protocol)에 준한 메모리 액세스를 수행토록 하므로서, 시분할과 병렬 데이타 처리가 가능하도록 하고, 이에 따른 데이타 처리능률 및 그 속도의 향상이 가능하며, 로우컬 메모리 및 글로벌 메모리의 워킹 메모리를 DRAM으로 구성하여 시스템운용비용의 절감을 도모할 수 있도록 한 것으로 다중 프로세서 시스템에 적용한다.

Description

다중 프로세서 시스템의 메모리 액세스 제어장치와 방법.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 다중 프로세서 시스템의 메모리 액세스 제어장치의 블록구성도,
제3도는 본 발명 장치에서 메모리 중재수단에 의한 버퍼 제어로직도표,
제4도는 본 발명의 액세스 제어방법을 나타낸 플로우챠트.

Claims (3)

  1. 호우스트 컴퓨터(1)와, 각 프로세서(3,4)사의 통신제어를 담당하는 H/P제어부(2)와, 각 프로세서(3,4)사이의 통신제어를 담당하는 P.P제어부(5)와 로우컬 DRAM(12-2,13-2)과 글로벌 메모리(14,15)를 액세스 및 리프레서 제어하는 DRAM제어기(6,7)와, 프로세서(3,4)의 어드레스를 로우컬 EPROM(12-3,13-3) 및 SRAM(12-4,13-4)에 공급하는 어드레스 구동부(8,9)와, 액세스 중재부(20)의 제어에 따라 프로세서(3,4)의 DRAM제어신호중 하나의 신호를 글로벌 메모리(14,15)에 공급하는 트라이 스테이트 멀티플렉서(10,11)와, 각 프로세서(3,4)의 전용 프로그램 처리를 위한 데이타가 저장/해독되는 로우컬 메모리(12,13)와, DRAM으로 구성된 글로벌 메모리(14,15)와, 각 프로세서(3,4)가 원하는 글로벌 메모리(14,15)를 액세스할 수 있게 스위칭되는 쌍방향버퍼(16,17,18,19)와, 각 프로세서(3,4)에 의해 글로벌 메모리(14,15)를 시분할로 액세스되도록 중재하는 액세스 중재부(20)로 구성된 다중 프로세서 시스템의 메모리 액세스 제어장치.
  2. 제1항에 있어서, 로우컬 메모리(12,13)는 각 프로세서의 워킹 메모리로서 DRAM(12-2,13-2)을 포함하는 다중 프로세서 시스템의 메모리 액세스 제어장치.
  3. 각 프로세서(3,4)가 다른 프로세서의 스테이터스 레지스터중 메모리 플래그를 참조하여 그 프로세서가 액세스하고 있는 글로벌 메모리를 검색하고, 검색결과 현재 액세스하고자 하는 글로벌 메모리와 상대방 프로세서가 액세스하고 있는 글로벌 메모리가 상이하면 메모리 플래그와 시작 플래그를 셋팅한후 글로벌 메모리를 리드/라이드하고, 액세스하고자 하는 글로벌 메모리가 동일하면 재차 시작플래그를 참조하여 이 값이 온이면 오프될때까지 기다린후 메모리 플래그와 시작 플래그를 셋팅시킨 다음 글로벌 메모리 액세스를 수행함을 특징으로 하는 다중 프로세서 시스템의 메모리 액세스 제어방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910025278A 1991-12-30 1991-12-30 다중 프로세서 시스템의 메모리 액세스 제어장치와 방법 KR940009105B1 (ko)

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