KR930005842B1

KR930005842B1 - 다중 프로세서 시스템의 이중버스 구조

Info

Publication number: KR930005842B1
Application number: KR1019900017142A
Authority: KR
Inventors: 윤성순; 이원택; 이명원
Original assignee: 대우통신 주식회사; 박성규
Priority date: 1990-10-25
Filing date: 1990-10-25
Publication date: 1993-06-25
Also published as: KR920008614A

Abstract

내용 없음.

Description

다중 프로세서 시스템의 이중버스 구조.

제1도는 호스트 프로세서와 다수의 신호 처리 프로세서와의 종래 버스 구조를 도시하는 도면.

제2도는 본 발명에 따른 호스트 프로세서와 다수의 신호 처리 프로세서와의 이중 버스 구조를 개략적으로 도시하는 블록도.

제3도는 제2도의 도시된 이중 버스 구조를 구현하기 위한 구성을 도시하는 블록도

* 도면의 주요부분에 대한 부호의 설명

10 : 호스트 프로세서 20 : 신호 처리 프로세서

25 : 듀얼 포트 RAM 30 : 버스 버퍼

31 : 데이타 버스 버퍼 32 : 어드레스 버스 버퍼

33 : 제어 라인 버퍼 40 : 버스 제어 로직

41 : 버스 온/오프 제어부 42 : 방향 제어 로직

본 발명은 다중 프로세서 시스템에 관한 것으로, 특히 호스트 프로세서를 포함하는 메인 시스템과 서브프로세서를 포함하는 서브 시스템간의 이중 버스 구종에 관한 것이다.

일반적으로, 다중 프로세서 시스템은 메모리와 입출력장치 및 버스를 공유하는 두개 이상의 프로세서를 갖는 시스템을 지칭하고 있다.

통상의 컴퓨팅, 시스템에 있어서, 메인 시스템내에는 호스트 프로세서로서의 범용 마이크로 프로세서인 CPU와 서브 프로세서 개념의 입출력 제어요 IOP(Input/Output Processor)가 있으며, 서브 시스템내에는 하나의 범용 마이크로 프로세서를 이용하는 경우 연산 시간이 많이 소요되기 때문에 상기 마이크로 프로세서에 종속하여 독립적으로 자기에세 할당된 디지탈 신호를 처리하는 하나 또는 그 이상의 서브 프로세서가 있다. 여기서 IOP는 CPU에 필적하는 연산 능력을 갖지 않기 때문에 다음 프로세서라 지칭되지 않으며 따라서 제외시킨다.

이러한 고속 디지탈 연산 기능에 주력하는 제2의 프로세서는 통상 DSP(Digital Signal Processor)라 지칭되는데, 이 DSP는 통신, 음성 처리, 화면 처리, 레이다 및 소나(SONAR)시스템등의 여러 분야에서 고속 연산을 이용하여 디지탈 필터나 FFT등에 널리 사용되고 있다.

메인 시스템과 서브 시스템사이에는 이들간의 신호 통신을 위한 인터페이스 수단을 포함할 수도 있으며, 상기 설명에서 메인 시스템과 서브 시스템은 하나의 PCB 보드내에 통합되어 있거나 또는 각기 분리된 독립 시스템으로도 구성될 수도 있다는 사실을 알아야 할 것이다. 그러나 용이한 설명을 위하여, 본 발명은 각기 두개의 시스템으로 분리된 것으로 설명될 것이다.

특정 실시예로서, 어떠한 물체를 추적하고감지하는 시스템, 특히 해저에서 사용하는 소나 시스템에 있어서, 국부적인 신호 처리를 위한 서브 시스템인, 신호 처리부는 수중에 존재하는 어떠한 물체로부터 발생되어 센서를 통해 수집되는 여러정보 신호, 예를들면, 방향, 속도, 각도, 주파수 정보등을 비임포머(beamformer)를 거쳐 각기 다수의 신호 처리 프로세서(DSP)로 하여금 처리하게 하고, 가공된 데이타를 호스트 프로세서로 제공하게 하고 있다. 각각의 신호 처리 프로세서에서 신호 처리하는 과정은 가능하다면 신속히 이루어져야만 호스트 프로세서는 원하는 어떠한 결과를 출력부로 제공할 수 있을 것이다. 그러나, 메인 시스템과 서브 시스템이 분리되어 있는 이러한 시스템에 있어서, 메인 시스템내 호스트 프로세서와 서브 시스템내 DSP간의 하드웨어적 구성은 대개의 경우 동일한 버스를 이용하여 메모리를 공유하는 구조로 되어 있었다.

따라서, 두 시스템간에 버스 구조와 메모리를 공유하고 있기 때문에 어느 한 부분에서의 에러가 다른 나머지 시스템에 영향을 미치는 경우가 발생할 수 있다. 또한 각각의 상호 연관된 프로세서가 시스템의 업무를 개별적으로 수행할 수 없기 때문에 효율이 저하될 수 있다.

그러므로, 본 발명은 메인 시스템과 서브 시스템과의 공유된 버스를 분리하여, 보다 빠르게 고속의 신호 처리 능력을 제공하고자 하는 것이다.

이러한 목적을 달성하기 위하여, 본 발명은 호스트 프로세서와 신호 처리 프로세서에 각기 유용한 버스 수단으로 분리시키기 위한 버스 인터페이스를 포함하며, 상기 버스 인터페이스부는 신호 처리 프로세서의 버스 수단을 제어하기 위한 제어신호 발생부와, 호스트 프로세서와 서브 프로세서간의 데이타 교환을 위한 메모리 수단과, 각각 신호 처리 프로세서의 운용에 필요한 메모리 수단을 포함한다.

이하, 본 발명은 첨부된 도면을 참조하여 다음과 같이 상세히 설명될 것이다.

제1도는 다중 프로세서 시스템에 있어서 호스트 프로세서(10)와 다수의 신호 처리 프로세서(20)와의 일반적인 버스 구조를 도시하고 있다.

각각의 신호 처리 프로세서(20)가 외부로부터 발생되는 신호를 수신하거나, 또는 그 수신된 데이타를 처리하거나, 또는 데이타 처리를 완료할때마다 메인 시스템내 호스트 프로세서(10)에게 그 상태를 버스를 통하여 알리게 된다.

이러한 과정은 보통 인터럽트라는 신호로서 발생되는데 이때 호스트 프로세서(10)는 자기의 작업을 일시 중단하고 버스 제어권을 신호 처리 프로세서(20)에게 넘겨주게 된다. 그래서 신호 처리 프로세서(20)는 버스를 통하여 ROM(11)으로 부터 신호 처리 루틴을 폐지하거나, 또는 필요한 데이타 또는 처리된 데이타를 RAM(12)으로 부터 판독하고 그곳에 기록할 수 있다.

이러한 방식은 통상적인 것일지라도, 외부의 데이타를 고속으로 처리하고자 하는 시스템등에서는 적합하지 않다.

제2도는 본 발명에 따라서 메인 시스템의 시스템 버스와 서브 시스템의 국부(local)버스 구조로 분리되어 있는 다중 버스 구조가 도시되어 있다.

메인 시스템은 호스트 프로세서(10)와, ROM(11)과 RAM(12)을 포함하며, 서브 시스탬은 신호 처리 프로세서(20), ROM(21) 및 RAM(22)을 포함하며, 두 시스템과의 통신을 위한 버스 인터페이스부(100)는 메모리 수단(25), 버스 버퍼(30), 버스 제어 로직(40)을 포함하고 잇다.

ROM(21)은 외부로부터 입력되는 데이타를 처리하도록 구성된 신호 처리 프로세서 프로그램 루틴등이 기억되어 있으며, RAM(22)은 자체 처리된 데이타를 일시 기억할 수 있으며, 국부 버스부 ROM(21)및 RAM(22)과의 신호 통신 기능을 수행한다.

메모리 수단(25)은 메인 시스템으로 부터 서브 시스템에 필요한 데이타를 다운 로드 할때와 서브 시스템으로 부터 메인 시스템으로 데이타를 전송할때 유용한 수단으로, 듀얼 포트 RAM을 포함한다. 이러한 듀얼 포트 RAM(25)은 종래의 RAM과는 달리 기록 및 판독의 제어 신호에 의하지 않고도 각기 양 방향으로 어드레스 지정에 의해 데이타가 기록되고 판독될 수 있는 메모리 수단이다.

제3도를 참조하면, 제2도에 도시된 버스 인터페이스부(100)를 보다 상세히 도시하고 있다.

호스트 프로세서(10)와 신호 처리 프로세서(20)간의 버스를 분리하기 위한 버스 버퍼(30)는 데이타 버스 버퍼(31), 어드레스 버스 버퍼(32) 및 제어 라인 버퍼(33)를 포함한다.

데이타, 어드레스 및 제어 버퍼(31,32 및 33)는 데이타와, 어드레스 및 제어 신호를 일시 래치하는 수단으로, 각기 데이타, 어드레스 및 제어 버스에 접속되어 있다. 데이타 버스 버퍼(31)는 양 방향 버퍼로서 메인 시스템의 ROM(11) 및 RAM(12)및 서브 시스템의 ROM(21)및 RAM(22)과, 듀얼 포트 RAM(25)과의 데이타를 서로 전달 해준다. 어드레스 버스 버퍼(32) 및 제어 라인 버퍼(33)는 호스트 프로세서(10)로부터 지정된 어드레스 및 제어(판독 및 기록) 신호에 따라 ROM(21), RAM(22)및 듀얼 포트 RAM(25)의 어드레스를 지정하여 이들로부터 데이타를 입출력 가능하게 해준다.

버스 제어부(40)는 버스 온/오프 제어부(41)와 방향 제어 논리부(42)를 포함한다.

버스 온/오프 제어부(41)는 데이타 버스 버퍼(31), 어드레스 버스 버퍼(32) 및 제어 라인 버퍼(33)들에 각기 접속되어 이들을 온/오프 제어함으로써, 상기 버퍼들내에 래치되어 있는 데이타, 또는 신호를 국부 버스상에 로드하게 할 수 있다. 제3도에 도시된 바와같이, 버스 온/오프 제어부(41)는 호스트 프로세서(10)로부터 두개의 제어신호에 의해 상기 버퍼들을 선택적으로 인에이블/디스에리블 시킬 수 있는데, 상기 두 제어 신호는 서브 시스템내의 메모리 수단들의 기억 용량이 적어도 무관하기 때문에 여분의 어드레스 버스를 사용하여 제어될 수도 있다.

방향 제어 논리부(42)는 데이타 버스 버퍼(31)에 접속되어 있는데, 이것은 데이타 버스가 양 시스템에서 모두 양 방향 버스이기 때문에 데이타가 호스트 프로세서(10) 또는 신호 처리 프로세서(20)중의 어느 방향으로 전송되는지의 여부를 선택하게 해준다. 이것도 역시 1비트의 제어 라인으로 가능하기 때문에 여분의 어드레스 라인 또는 도면에 도시된 바와같은 제어용 RD(판독)라인에 의해서 제어될 수 있다.

양 시스템에서 공유되는 메모리 수단인 듀얼 포트 RAM(25)은 메인 시스템의 버스와 서브 시스템의 국부 버스에 각기 접속되어 있다. 이 듀얼 포트 RAM(25)은 양 방향으로 각기 데이타의 기록과 판독이 가능하기 때문에, 단 하나만의 프로세서만이 주어진 시간에 시스템 버스를 사용하여 공유된 메모리나 다른 공용수단과 통신할 수 있으며 다른 프로세서는 자신의 국부 메모리 수단등과 계속 통신할 수 있게 된다.

다시 말해서, 신호 처리 프로세서(20)가 완전히 처리한 데이타 또느 호스트 프로세서(10)로 하여금 재처리를 요하는 데이타 또는 호스트 프로세서로부터 신호 처리 프로세서로 다운 로드되는 데이타등이 기억되어 있는 경우, 종래와 같이 단일 버스의 요청 및 승인 절차가 없이도 단지 듀얼 포트 RAM(25)과의 통신만하면 가능하므로 각자의 영역을 방해 하거나 상호 간섭 받지 않고도 각자의 작업을 수행할 수 있다.

이상과 같이 목적하는 하나의 작업을 병렬로 수행할 수 있도록 분할되어 있기 때문에, 고속의 신호 처리가 가능하여 시스템의 성능이 향상됨과 아울러 한 부분에서의 에러가 다른 부분에 미치는 영향을 극소화 시킬 수 있는 장점이 제공된다.

Claims

하나의 호스트 프로세서를 갖는 메인 시스탐과 상기 호스트 프로세서에 종속하여 지기에게 할당된 데이타를 독립적으로 처리하는 하나 또는그 이상의 서브 프로세서를 갖는 서브 시스템을 포함하며, 상기 두 시스템이 상호 메모리 수단, 입출력 장치 및 버스 수단을 공유하는 다중 프로세서 시스템에 있어서, 상기 공유된 버스 수단을 상기 메인 시스템에 유용한 제1버스와 상기 서브 시스템에 유용한 제2버스로 분리 시키는 버스 인터페이스부(100)를 포함하며, 상기 서브 시스템은 자체 신호 처리 루틴이 기억된 ROM(21)과 상기 서브 프로세서(20)에 의해 처리된 중간 결과를 역시 기억하는 RMA(22)을 포함하며, 상기 버스 인터페이스부(100)는 : 상기 제1 및 제2버스를 통하여 상기 두 시스템간의 데이타를 교환을 위한 메모리 수단(25)과 ; 상기 메인 시스템의 호스트 프로세서(10)로부터 상기 제1버스를 통하여 전달되는 데이타, 어드레스 및 제어 신호를 일시 래치하는 데이타 버퍼, 어드레스 버퍼 및 제어 신호 버퍼(31,32 및 33) 를 갖는 버스 버퍼(30)와 ; 상기 호스트 프로세서(10)의 제어하에 상기 버퍼(30)를 제어하여 상기 래치된 신호를 상기 제2의 버스로 전달하게 해주는 버스 버퍼 온/오프 제어부(41)를 갖는 버스 제어로직(40)을 포함하는 다중 프로세서의 시스탬의 이중 버스 구조.
제1항에 있어서, 상기 메모리 수단(25)은 상기 각각의 제1및 제2버스를 통하여 양 방향으로 데이타가 기록 및 판독 가능한 듀얼 포트 RAM을 포함하는 다중 프로세서 시스템의 이중 버스 구조.
제1항에 있어서, 상기 버스 제어부(40)는 호스트 프로세서(10)의 제어하에 상기 양 방향 데이타 버스 버퍼(31)내에 래치된 데이타가 상기 제1버스 또는 제2버스중의 어느 버스로 전송되어야 하는가의 전송 방향을 제어하는 방향 제어부(42)를 더 포함하는 다중 프로세서 시스템의 이중 버스 구조.