JPS61183770A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPS61183770A JPS61183770A JP2199385A JP2199385A JPS61183770A JP S61183770 A JPS61183770 A JP S61183770A JP 2199385 A JP2199385 A JP 2199385A JP 2199385 A JP2199385 A JP 2199385A JP S61183770 A JPS61183770 A JP S61183770A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- circuit
- semaphore flag
- output
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数のＣＰＵが共有のメモリを介して相互の情
報の授受を行なうマルチプロセッサーのメモリシステム
に関する。
報の授受を行なうマルチプロセッサーのメモリシステム
に関する。
従来、複数のＣＰＵが共通のメモリ領域を有するシステ
ムにおいて、あるＣＰＵがそのメモリ領域をアクセスし
ている時に他のＣＰＵがアクセスを行なうと、データの
受渡しが順序よく行なわれない場合があった。そこで、
メモリ領域の一部に各ＣＰＵの使用状態を表示する、通
称セマホーフラグと呼ばれるフラグを設置し、各ＣＰＵ
はセマホーフラグをチェックして他のＣＰＵが使用中で
ないことを確認し、さらに使用中であることを示す状態
にセマホーフラグを設定した後、アクセスしていた。
ムにおいて、あるＣＰＵがそのメモリ領域をアクセスし
ている時に他のＣＰＵがアクセスを行なうと、データの
受渡しが順序よく行なわれない場合があった。そこで、
メモリ領域の一部に各ＣＰＵの使用状態を表示する、通
称セマホーフラグと呼ばれるフラグを設置し、各ＣＰＵ
はセマホーフラグをチェックして他のＣＰＵが使用中で
ないことを確認し、さらに使用中であることを示す状態
にセマホーフラグを設定した後、アクセスしていた。
第３図に従来のマルチプロセッサシステムに用いられた
双方向メモリの構成図を示す。不図示のＣＰＵ １．２
からそれぞれ出力されるチップイネーブル信号ＣＥＩ、
ＣＦ２、リード信号ＲＤ１． ＲＤ２、ライト信号Ｗ
Ｒ１、ＷＲ２が各ＣＰＵに対応するバッファ３１．３２
を介してＲＡＭ３に入力され、データの転送が行なわれ
る。例えば、第４図のタイミングチャート（二おいて、
ＣＰＵ １がＲＡＭ３をアクセスしようとして時刻ｔＩ
にチップイネーブル信号ＣＥＩを出力すると、フリップ
フロップ４の出力Ｑはローレベルに立下り、バッファ１
１．３１および双方向バッファ２１が駆動されてＣＰＵ
Ｉのアドレスバス４１およびデータバス５１がＲＡＭ
３に接続される。ＣＰＵＩはＲＡＭ ３内のＣＰＵ２に
対応するセマホーフラグＳＦ２をチェックし、ＣＰＵ
２がアクセスしてないことを確認して、さらに時刻ｔ、
にＣＰＵＩに対応するセマホーフラグＳＦＩを設定した
後、リード信号ＲＤＩあるいはライト信号ＷＲＩを出力
することによりＲＡＭＩへのアクセスが行なわれる。
双方向メモリの構成図を示す。不図示のＣＰＵ １．２
からそれぞれ出力されるチップイネーブル信号ＣＥＩ、
ＣＦ２、リード信号ＲＤ１． ＲＤ２、ライト信号Ｗ
Ｒ１、ＷＲ２が各ＣＰＵに対応するバッファ３１．３２
を介してＲＡＭ３に入力され、データの転送が行なわれ
る。例えば、第４図のタイミングチャート（二おいて、
ＣＰＵ １がＲＡＭ３をアクセスしようとして時刻ｔＩ
にチップイネーブル信号ＣＥＩを出力すると、フリップ
フロップ４の出力Ｑはローレベルに立下り、バッファ１
１．３１および双方向バッファ２１が駆動されてＣＰＵ
Ｉのアドレスバス４１およびデータバス５１がＲＡＭ
３に接続される。ＣＰＵＩはＲＡＭ ３内のＣＰＵ２に
対応するセマホーフラグＳＦ２をチェックし、ＣＰＵ
２がアクセスしてないことを確認して、さらに時刻ｔ、
にＣＰＵＩに対応するセマホーフラグＳＦＩを設定した
後、リード信号ＲＤＩあるいはライト信号ＷＲＩを出力
することによりＲＡＭＩへのアクセスが行なわれる。
しかしながら、ＣＰＵＩによるセマホーフラグＳＦ２の
確認（時刻１． ）からセマホーフラグＳＦ１の設定（
時刻ｔｓ ）までの間に八−ドウエアの特性で定まる遅
延時間△ｔが存在する。 したがって、この間にＣＰＵ
２がＲＡＭ ３をアクセスしようとして第４図のように
時刻ｔ２にテップイネーブル信号ＣＥ２を出力すると、
フリップフロップ４の出力Ｑ。
確認（時刻１． ）からセマホーフラグＳＦ１の設定（
時刻ｔｓ ）までの間に八−ドウエアの特性で定まる遅
延時間△ｔが存在する。 したがって、この間にＣＰＵ
２がＲＡＭ ３をアクセスしようとして第４図のように
時刻ｔ２にテップイネーブル信号ＣＥ２を出力すると、
フリップフロップ４の出力Ｑ。
豆はツレツレハイレベル、ローレベルになり、バッファ
１２．３２および双方向バッファ２２が駆動されて、Ｃ
ＰＵ ２のアドレスバス４２およびデータバス５２・が
Ｒ・櫂３に接続される。そしてＣＰＵ２がＲＡＭ３内の
ＣＰＵＩに対応するセマホーフラグＳＦＩをチェックす
ると、このときセマホーフラグＳＦ１はまだ “設
定されていないのでＣＰＵ２はアクセス可能と判断し、
時刻ｔ４にセマホーフラグＳＦ２を設定してアクセスを
開始する。
１２．３２および双方向バッファ２２が駆動されて、Ｃ
ＰＵ ２のアドレスバス４２およびデータバス５２・が
Ｒ・櫂３に接続される。そしてＣＰＵ２がＲＡＭ３内の
ＣＰＵＩに対応するセマホーフラグＳＦＩをチェックす
ると、このときセマホーフラグＳＦ１はまだ “設
定されていないのでＣＰＵ２はアクセス可能と判断し、
時刻ｔ４にセマホーフラグＳＦ２を設定してアクセスを
開始する。
すなわち、双方のＣＰＵＩ、２が同時にＲＡＭ ３をア
クセスしてしまい、誤ったデータの転送が行なわれると
いう問題点を有している。
クセスしてしまい、誤ったデータの転送が行なわれると
いう問題点を有している。
この問題点を解決するために、セマホーフラグの確認か
らアクセスまでの間パスを独占的に使用し、その旨を示
す信号を出力するＣＰＵ （インテル８０８６ 、 ８
０８８ ’） ｆＪ５考案されているが、その他のＣＰ
Ｕにはこの機能が装備されておらず、ソフトフェアによ
り数回セマホーフラグをチェックして誤ったデータ転送
を防止しようとすると、実行速度が低下し、効率が悪化
してしまう。
らアクセスまでの間パスを独占的に使用し、その旨を示
す信号を出力するＣＰＵ （インテル８０８６ 、 ８
０８８ ’） ｆＪ５考案されているが、その他のＣＰ
Ｕにはこの機能が装備されておらず、ソフトフェアによ
り数回セマホーフラグをチェックして誤ったデータ転送
を防止しようとすると、実行速度が低下し、効率が悪化
してしまう。
本発明の目的は、確実なデータ転送を効藁よく行なうこ
とができるマルチプロセッサシステムな提供することに
ある。
とができるマルチプロセッサシステムな提供することに
ある。
本発明は、あるＣＰＵがメモリをアクセスしようとして
セマホーフラグを確認すると、制御手段により所定の時
間が経過するまで他のＣＰＵとメモリとの接続を阻止す
るものである。
セマホーフラグを確認すると、制御手段により所定の時
間が経過するまで他のＣＰＵとメモリとの接続を阻止す
るものである。
制御手段の所定の時間なＣＰＵＩ二よるセマホーフラグ
の確認から設定までの遅延時間Δｔより大きく設定する
ことにより、この遅延時間Δｔの間に他のＣＰＵがメモ
リをアクセスして誤ったデータが転送されることが防止
される。
の確認から設定までの遅延時間Δｔより大きく設定する
ことにより、この遅延時間Δｔの間に他のＣＰＵがメモ
リをアクセスして誤ったデータが転送されることが防止
される。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のマルチプロセッサシステムの一実施例
を示す構成図である。本実施例は第３図の従来の双方向
メモリにナンド回路５、ノア回路６、モノマルチ回路（
単安定マルチバイブレータ）７、アンド回路８、ノア回
路６１，６２およびインバータ７１．７２を追加設置し
たものである。ナンド回路５およびノア回路６はそれぞ
れＣＰＵＩ、２のいずれかがＲＡＭ ａ内のセマホーフ
ラグＳＦＩあるいはＳＦ２のアドレスを選択したとき、
およびリード信号ＲＤＩ、 ＲＤ２を出力したときに信
号を出力する。
を示す構成図である。本実施例は第３図の従来の双方向
メモリにナンド回路５、ノア回路６、モノマルチ回路（
単安定マルチバイブレータ）７、アンド回路８、ノア回
路６１，６２およびインバータ７１．７２を追加設置し
たものである。ナンド回路５およびノア回路６はそれぞ
れＣＰＵＩ、２のいずれかがＲＡＭ ａ内のセマホーフ
ラグＳＦＩあるいはＳＦ２のアドレスを選択したとき、
およびリード信号ＲＤＩ、 ＲＤ２を出力したときに信
号を出力する。
モノマルチ回路７はナンド回路５およびノア回路６から
信号を入力すると予め前述の遅延時間冠より大きく設定
された時間幅ｉのパルスＰを出力する。アンド回路８は
モノマルチ回路７からパルスＰが出力されていないとき
にはクロックパルスＣＰをフリップフロップ４にクロッ
ク入力ＣＫとして出力し、モノマルチ回路７からパルス
Ｐが出力されているときにはクロック入力ＣＫを出力し
ない。ノア回路６１．６２およびインバータ７１．７２
はアクセス不可能時にＣＰＵＩ、２からテップイネーブ
ル信号ＣＥ１． ＣＦ２が出力されると、アクセス不
可能であることを示すウェイト信号ＷＴ １ 、 ＷＴ
２を出力する。
信号を入力すると予め前述の遅延時間冠より大きく設定
された時間幅ｉのパルスＰを出力する。アンド回路８は
モノマルチ回路７からパルスＰが出力されていないとき
にはクロックパルスＣＰをフリップフロップ４にクロッ
ク入力ＣＫとして出力し、モノマルチ回路７からパルス
Ｐが出力されているときにはクロック入力ＣＫを出力し
ない。ノア回路６１．６２およびインバータ７１．７２
はアクセス不可能時にＣＰＵＩ、２からテップイネーブ
ル信号ＣＥ１． ＣＦ２が出力されると、アクセス不
可能であることを示すウェイト信号ＷＴ １ 、 ＷＴ
２を出力する。
次に、第２図のタイミングチャートを参照して本実施例
の動作を説明する。
の動作を説明する。
まずＣＰＵＩがＲＡＭ ３内のセマホーフラグＳＦ２を
チェックしようとして、時刻ｔ、にテップイネーブル信
号ＣＥＩおよびリード信号ＲＤＩを出力するとともにセ
マホーフラグＳＦ２のアドレスをアドレスバス４１に出
力すると、フリップフロップ４の出力Ｑがローレベルに
立下り、バッファ１１．３１および双方向バッファ２１
が駆動されてナンド回路５、ノア回路６から信号が出力
されモノマルチ回路７から時間幅ｉのパルスＰが出力さ
れる。したがって、アンド回路８によりフリップフロッ
プ４のクロック入力ＣＫかじゃだんされる。
チェックしようとして、時刻ｔ、にテップイネーブル信
号ＣＥＩおよびリード信号ＲＤＩを出力するとともにセ
マホーフラグＳＦ２のアドレスをアドレスバス４１に出
力すると、フリップフロップ４の出力Ｑがローレベルに
立下り、バッファ１１．３１および双方向バッファ２１
が駆動されてナンド回路５、ノア回路６から信号が出力
されモノマルチ回路７から時間幅ｉのパルスＰが出力さ
れる。したがって、アンド回路８によりフリップフロッ
プ４のクロック入力ＣＫかじゃだんされる。
そして、ＣＰＵＩがセマホーフラグＳＦＩを設定する前
の時刻ｔ、にＣＰＵ ２がＣＰＵ １と同様にＲＡＭ
３をアクセスしようとしてｔツブイネーブル信号ＣＥ２
を出力すると、このときクロック入力ＣＫが断たれてい
るのでフリップフロップ４は作動せず、ノア回路６２お
よびインバータ７２によってウェイト信号ＷＴ２が出力
される。
の時刻ｔ、にＣＰＵ ２がＣＰＵ １と同様にＲＡＭ
３をアクセスしようとしてｔツブイネーブル信号ＣＥ２
を出力すると、このときクロック入力ＣＫが断たれてい
るのでフリップフロップ４は作動せず、ノア回路６２お
よびインバータ７２によってウェイト信号ＷＴ２が出力
される。
時刻ｔ、にＣＰＵ １によってＲＡＭ ３内のセマホー
フラグＳＦＩが設定された後、時刻ｔ８にモノマルチ回
路７からのパルスＰの出力が終了すると、アンド回路８
によってフリップフロップ４に再びクロック入力ＣＫが
供給さり、ＣＰＵ２のチップイネーブル信号ＣＥ２によ
りフリップフロップ４の出力Ｑがハイレベルに立上ると
ともにウェイト信号ＷＴ２の・出力が停止される。この
後、ＣＰＵ２はＲＡＭ ３をアクセスすることが可能と
なる。
フラグＳＦＩが設定された後、時刻ｔ８にモノマルチ回
路７からのパルスＰの出力が終了すると、アンド回路８
によってフリップフロップ４に再びクロック入力ＣＫが
供給さり、ＣＰＵ２のチップイネーブル信号ＣＥ２によ
りフリップフロップ４の出力Ｑがハイレベルに立上ると
ともにウェイト信号ＷＴ２の・出力が停止される。この
後、ＣＰＵ２はＲＡＭ ３をアクセスすることが可能と
なる。
なお、モノマルチ回路７の代わりにカクンタを設け、所
定のクロック数を計数することにより時間幅ｄを設定し
ても全く同様の動作が行なわれる。
定のクロック数を計数することにより時間幅ｄを設定し
ても全く同様の動作が行なわれる。
以上説明したように本発明によれば、簡単な構成により
確実なデータ転送を高速度で実行することができるので
、効率のよいマルチプロセッサシステムが実現される。
確実なデータ転送を高速度で実行することができるので
、効率のよいマルチプロセッサシステムが実現される。
第１図は本発明の一実施例に係るマルチプロセッサシス
テムの構成図、第２図は実施例の動作を示すタイミング
チャート、第３図、第４図はそれぞれ従来のマルチプロ
セッサシステムの一部構成図およびそのタイミングチャ
ートである。 ３・・・・・・・・・・・・・・・・・ＲＡＭ４・・・
・・・・・・・・・・・・・・・フリップフロップ５・
・・・・・・・・・・・・・・・・・す ン ド回路６
．６１．６２ ・・・・・・・・・ノ ア 回
路７・・・・・・・・・・・・・・・・・・モノマルチ
回路８・・・・・・・・・・・・・・・・・・アンド回
路１１．１２，３１．３２ ・・・パ ツ
フ ァ２１、２２・・・・・・・・・・・・双方向
バッファ４１、４２・・・・・・・・・・・・アドレス
バス５１、５２・・・・・・・・・・・・データバス７
１、７２・・・・・・・・・・・・インバータ特許出願
人 株式会社安川電機製作所 第１図 ′Ｍ３図 ｔ１ｔ２ｔ３ｔ４
テムの構成図、第２図は実施例の動作を示すタイミング
チャート、第３図、第４図はそれぞれ従来のマルチプロ
セッサシステムの一部構成図およびそのタイミングチャ
ートである。 ３・・・・・・・・・・・・・・・・・ＲＡＭ４・・・
・・・・・・・・・・・・・・・フリップフロップ５・
・・・・・・・・・・・・・・・・・す ン ド回路６
．６１．６２ ・・・・・・・・・ノ ア 回
路７・・・・・・・・・・・・・・・・・・モノマルチ
回路８・・・・・・・・・・・・・・・・・・アンド回
路１１．１２，３１．３２ ・・・パ ツ
フ ァ２１、２２・・・・・・・・・・・・双方向
バッファ４１、４２・・・・・・・・・・・・アドレス
バス５１、５２・・・・・・・・・・・・データバス７
１、７２・・・・・・・・・・・・インバータ特許出願
人 株式会社安川電機製作所 第１図 ′Ｍ３図 ｔ１ｔ２ｔ３ｔ４
Claims (1)
- 【特許請求の範囲】 複数のＣＰＵと、該複数のＣＰＵがアクセスする共通の
メモリと、該メモリを該複数のＣＰＵのうちいずれかに
接続するＣＰＵ切換回路とを有し、該メモリが各ＣＰＵ
のメモリ使用状態を示すセマホーフラグを格納している
マルチプロセッサシステムにおいて、 前記複数のＣＰＵのうちいずれかのＣＰＵが前記セマホ
ーフラグの読出しを開始すると、所定の時間が経過する
まで他のＣＰＵによる前記メモリのアクセスを不可能と
する制御手段を有していることを特徴とするマルチプロ
セッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199385A JPS61183770A (ja) | 1985-02-08 | 1985-02-08 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2199385A JPS61183770A (ja) | 1985-02-08 | 1985-02-08 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61183770A true JPS61183770A (ja) | 1986-08-16 |
Family
ID=12070544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2199385A Pending JPS61183770A (ja) | 1985-02-08 | 1985-02-08 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183770A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683700A (ja) * | 1991-12-30 | 1994-03-25 | Gold Star Co Ltd | 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 |
-
1985
- 1985-02-08 JP JP2199385A patent/JPS61183770A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683700A (ja) * | 1991-12-30 | 1994-03-25 | Gold Star Co Ltd | 多重プロセッサーシステムのメモリアクセス制御装置及びその方法 |
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