JPS5845050B2 - バス集中監視方式 - Google Patents
バス集中監視方式Info
- Publication number
- JPS5845050B2 JPS5845050B2 JP54173186A JP17318679A JPS5845050B2 JP S5845050 B2 JPS5845050 B2 JP S5845050B2 JP 54173186 A JP54173186 A JP 54173186A JP 17318679 A JP17318679 A JP 17318679A JP S5845050 B2 JPS5845050 B2 JP S5845050B2
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- JP
- Japan
- Prior art keywords
- signal
- bus
- sequence
- timer means
- flop
- Prior art date
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Description
【発明の詳細な説明】
本発明は共通バスの監視方式に関するものであって、特
にＤＭＡ （Ｄ １ｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ ）機能を有するチャネル機構を具備する入出力管
理装置が接続されている共通バスを集中的に管理するよ
うにしたバスの集中監視方式に関する。
にＤＭＡ （Ｄ １ｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅ
ｓｓ ）機能を有するチャネル機構を具備する入出力管
理装置が接続されている共通バスを集中的に管理するよ
うにしたバスの集中監視方式に関する。
共通バスに中央処理装置、主記憶装置、ＤＭＡ機能を備
えたチャネルを有する入出力管理装置等が接続されたデ
ータ処理システムにおいて、例えば中央処理装置が主記
憶装置をアクセスするときアドレスサービスイン（ＡＳ
Ｖｉ）信号を発信し、次ぎにデータサービスイン（ＤＳ
Ｖｉ）信号を発信して共通バスを占有状態にする。
えたチャネルを有する入出力管理装置等が接続されたデ
ータ処理システムにおいて、例えば中央処理装置が主記
憶装置をアクセスするときアドレスサービスイン（ＡＳ
Ｖｉ）信号を発信し、次ぎにデータサービスイン（ＤＳ
Ｖｉ）信号を発信して共通バスを占有状態にする。
そして主記憶装置に対して要求したことが（例えばデー
タのリードあるいはライト）遂行されたとき主記憶装置
はサービスアウト（ＳＲＶＯ）信号を送出してそのシー
ケンスの終了を報告する。
タのリードあるいはライト）遂行されたとき主記憶装置
はサービスアウト（ＳＲＶＯ）信号を送出してそのシー
ケンスの終了を報告する。
しかし何等らの理由、例えば実装されていないメモリ空
間がアクセスされた場合では主記憶装置から上記ＳＲＶ
Ｏ信号の応答がなＬ・のでこのままでは中央処理装置が
主記憶装置をいつまでも占有する状態になり、システム
ダウンにつながる。
間がアクセスされた場合では主記憶装置から上記ＳＲＶ
Ｏ信号の応答がなＬ・のでこのままでは中央処理装置が
主記憶装置をいつまでも占有する状態になり、システム
ダウンにつながる。
またこのようなことは上記中央処理装置と主記憶装置間
のみならず、中央処理装置と入出力管理装置、または入
出力管理装置が主記憶装置に対しＤＭＡ要求を遂行する
場合でも同様なことが生じ、パスシーケンスの閉塞が起
こることがある。
のみならず、中央処理装置と入出力管理装置、または入
出力管理装置が主記憶装置に対しＤＭＡ要求を遂行する
場合でも同様なことが生じ、パスシーケンスの閉塞が起
こることがある。
したがってこのようなことを防止するため、従来は中央
処理装置や各入出力管理装置に時間監視タイマーを設け
、上ｉ臥Ｓ Ｖ ｉ信号が発信されても規定時間後に上
記ＳＲＶＯ信号が送信されない場合、上記ＤＳＶｉ信号
をオフにしてパスシーケンスの閉塞を防止し、共通バス
の占有状態を強制的に解除していた。
処理装置や各入出力管理装置に時間監視タイマーを設け
、上ｉ臥Ｓ Ｖ ｉ信号が発信されても規定時間後に上
記ＳＲＶＯ信号が送信されない場合、上記ＤＳＶｉ信号
をオフにしてパスシーケンスの閉塞を防止し、共通バス
の占有状態を強制的に解除していた。
そのために中央処理装置や各入出力管理装置の・・−ド
量が大きくなる。
量が大きくなる。
またこれら多数の時間監視タイマーにより構成される時
間監視回路に障害が発生したときこの障害はシステム的
に致命的なものとなるので、その一原因ともなる時間監
視タイマーを各装置毎に１個づつ設けるということはシ
ステムの信頼性の低下をもたらすことになる。
間監視回路に障害が発生したときこの障害はシステム的
に致命的なものとなるので、その一原因ともなる時間監
視タイマーを各装置毎に１個づつ設けるということはシ
ステムの信頼性の低下をもたらすことになる。
また上記入出力管理装置からＤＭＡ要求が中央処理装置
に行なわれたとき、中央処理装置はこれに対して許可を
与えるダイレクトメモリアクセスアクルンジ（ＤＭＡＡ
）信号を該入出力管理装置に送出する。
に行なわれたとき、中央処理装置はこれに対して許可を
与えるダイレクトメモリアクセスアクルンジ（ＤＭＡＡ
）信号を該入出力管理装置に送出する。
入出力管理装置はこれを受けてＡＳＶｉ信号を発信し、
バスシーケンスを開始するものであるが、このＡＳＶｉ
信号が何等かの理由で発信されない場合、やはり共通バ
スの占有状態が続きシステムダウンとなるが、従来は上
記ＤＭＡＡ信号が送出されてから上記ＡＳＶｉ信号の発
生まで監視することは行なわれていなかった。
バスシーケンスを開始するものであるが、このＡＳＶｉ
信号が何等かの理由で発信されない場合、やはり共通バ
スの占有状態が続きシステムダウンとなるが、従来は上
記ＤＭＡＡ信号が送出されてから上記ＡＳＶｉ信号の発
生まで監視することは行なわれていなかった。
さらに各入出力管理装置から割込み要求（ｉＲＱ）が存
在する場合、中央処理装置は一番優先順位の高いｉＲＱ
に対して割込みを許可する割込許可（ｉＡｃ）信号を当
該入出力管理装置に対して送出する。
在する場合、中央処理装置は一番優先順位の高いｉＲＱ
に対して割込みを許可する割込許可（ｉＡｃ）信号を当
該入出力管理装置に対して送出する。
この場合も、該割込み操作終了時に送出すべき５ＲＶＯ
信号が何等かの理由で送出されない場合、共通バスの占
有状態が続きシステムダウンとなるが、従来これを監視
するようなことは行なわれていなかった。
信号が何等かの理由で送出されない場合、共通バスの占
有状態が続きシステムダウンとなるが、従来これを監視
するようなことは行なわれていなかった。
したがって本発明はこのような問題点を改善したバス集
中管理方式を提供するために、上記ＡＳＶｉ信号が送出
されたとき、あるいは上記ｉＡＣ信号が送出されたとき
に動作する共通のタイマ一手段および上記ＤＭＡＡ信号
が送出されたとき動作するタイマ一手段を１個所に設け
てハード量の節約をはかるとともにシステムの信頼性を
さらに高めることを目的とするものであって、このため
に本発明におけるバス集中監視方式では、共通バスに対
して複数のバス使用装置が接続され、各バス使用装置が
上記共通バスを使用して所定の処理を行なうシステムに
おいて、上記共通バスの使用許可を選択されたバス使用
装置に与える集中管理部を設けるとともに、該集中管理
部に第１のタイマ一手段と第２のタイマ一手段を設け、
上記第１のタイマ一手段はＤＭＡシースケンスを開始す
るときに動作を開始し、上記第２のタイマ一手段はプロ
セッサまたはＤＭＡ機能を有する装置がリードライトシ
ーケンスまたは割込みシーケンスにおいて動作開始し、
各タイマ一手段を起動してタイマ一手段により定められ
た時間以内に規定の動作が行なわれないとき、上記タイ
マ一手段から発生された信号にもとづきパスシーケンス
の閉塞を防止するようにしたことを特徴とする。
中管理方式を提供するために、上記ＡＳＶｉ信号が送出
されたとき、あるいは上記ｉＡＣ信号が送出されたとき
に動作する共通のタイマ一手段および上記ＤＭＡＡ信号
が送出されたとき動作するタイマ一手段を１個所に設け
てハード量の節約をはかるとともにシステムの信頼性を
さらに高めることを目的とするものであって、このため
に本発明におけるバス集中監視方式では、共通バスに対
して複数のバス使用装置が接続され、各バス使用装置が
上記共通バスを使用して所定の処理を行なうシステムに
おいて、上記共通バスの使用許可を選択されたバス使用
装置に与える集中管理部を設けるとともに、該集中管理
部に第１のタイマ一手段と第２のタイマ一手段を設け、
上記第１のタイマ一手段はＤＭＡシースケンスを開始す
るときに動作を開始し、上記第２のタイマ一手段はプロ
セッサまたはＤＭＡ機能を有する装置がリードライトシ
ーケンスまたは割込みシーケンスにおいて動作開始し、
各タイマ一手段を起動してタイマ一手段により定められ
た時間以内に規定の動作が行なわれないとき、上記タイ
マ一手段から発生された信号にもとづきパスシーケンス
の閉塞を防止するようにしたことを特徴とする。
本発明の一実施例を第１図乃至第４図にもとづき説明す
る。
る。
第１図は本発明の概略構成図であり、第２図および第３
図は集中管理部に設けた各タイマーを示し、第４図は本
発明の動作説明図である。
図は集中管理部に設けた各タイマーを示し、第４図は本
発明の動作説明図である。
図中、１は中央処理装置、２は集中管理部、３は主記憶
装置、４−１乃至４−ｎはＤＭＡ機能を備えたチャネル
機構を具備する入出力管理装置、５は第１フリツプフロ
ツプ、６はカウンタ、７は第２フリツプフロツプ、８は
第３フリツプフロツプ、９，１０はナンド回路、１１は
アンド回路、１２はインバータ、１３は第４フリツプフ
ロツプ、１４はカウンタ、１５は第５フリツプフロツプ
、１６はオア回路、１７はノア回路、１８はインバータ
、１９はナンド回路である。
装置、４−１乃至４−ｎはＤＭＡ機能を備えたチャネル
機構を具備する入出力管理装置、５は第１フリツプフロ
ツプ、６はカウンタ、７は第２フリツプフロツプ、８は
第３フリツプフロツプ、９，１０はナンド回路、１１は
アンド回路、１２はインバータ、１３は第４フリツプフ
ロツプ、１４はカウンタ、１５は第５フリツプフロツプ
、１６はオア回路、１７はノア回路、１８はインバータ
、１９はナンド回路である。
集中管理部２は中央処理装置１内のバスコントロール部
に設けられており、該集中管理部２には第２図に示すタ
イマーと第３図に示すタイマーとの２種類のタイマーが
設けられている。
に設けられており、該集中管理部２には第２図に示すタ
イマーと第３図に示すタイマーとの２種類のタイマーが
設けられている。
第２図においてカウンタ６は第１フリツプフロツプ５か
ら「１」が印加されたとき計数動作を開始する。
ら「１」が印加されたとき計数動作を開始する。
そして該カウンタ６に設定された数だけクロックＣＬＫ
２を計数したとき「１」を出力するように構成され、タ
イマーとして動作するものである。
２を計数したとき「１」を出力するように構成され、タ
イマーとして動作するものである。
また第３図におけるカウンタ１４も、上記カウンタ６と
同様にタイマーとして動作するものである。
同様にタイマーとして動作するものである。
以下第１図乃至第４図にもとづき、本発明のバス集中管
理方式の動作を、■ＤＭＡシーケンス、■割込シーケン
ス、および、■リード・ライトシーケンスの各場合につ
いて説明する。
理方式の動作を、■ＤＭＡシーケンス、■割込シーケン
ス、および、■リード・ライトシーケンスの各場合につ
いて説明する。
■−１第１図において、入出力管理装置４−１乃至４−
ｎの１つの装置、例えば入出力装置４−１から中央処理
装置１に対しＤＭＡ要求を示すＤＭＡＲ信号が送出され
る場合、中央処理装置１はそのバスコントロール部カラ
ＤＭＡを許可するＤＭＡＡ信号を送出し、共通バス（Ｃ
−ＢＵＳ）支配権を与える。
ｎの１つの装置、例えば入出力装置４−１から中央処理
装置１に対しＤＭＡ要求を示すＤＭＡＲ信号が送出され
る場合、中央処理装置１はそのバスコントロール部カラ
ＤＭＡを許可するＤＭＡＡ信号を送出し、共通バス（Ｃ
−ＢＵＳ）支配権を与える。
この場合、もしも複数の入出力管理装置から
ＤＭＡＲ信号が送出された場合には、最も優先順位の高
い装置に対してバス支配権を与える。
い装置に対してバス支配権を与える。
このようにしてバスコントロール部からＤＭＡＡ信号が
送出されたとき、第２図に示ス如く、第１フリツプフロ
ツプ５はセットされて［−１１を出力し、カウンタ６は
計数動作を開始する。
送出されたとき、第２図に示ス如く、第１フリツプフロ
ツプ５はセットされて［−１１を出力し、カウンタ６は
計数動作を開始する。
そして上記ＤＭＡＡ信号により入出力管理装置４−１が
ＡＳＶｉ信号を送出して主記憶装置３に対しＤＭＡシー
ケンスにおけるリードライトを実行すれば、上記ＡＳＶ
ｉ信号のオン状態により、第２図のアンド回路１１の出
力は「１」となり第２フリツプフロツプ７は「１」を出
力し、ナンド回路９の一方の入力は「１」となる。
ＡＳＶｉ信号を送出して主記憶装置３に対しＤＭＡシー
ケンスにおけるリードライトを実行すれば、上記ＡＳＶ
ｉ信号のオン状態により、第２図のアンド回路１１の出
力は「１」となり第２フリツプフロツプ７は「１」を出
力し、ナンド回路９の一方の入力は「１」となる。
そして上記ＡＳＶｉ信号がオフとなりその逆極性の信号
＊ＡＳＶｉ信号が「１」となるとナンド回路９は「０」
を出力する。
＊ＡＳＶｉ信号が「１」となるとナンド回路９は「０」
を出力する。
このとき、カウンタ６は「０」を出力しているので第３
フリツプフロツプ８のリセット出力＊ＤＭＡＴＯＬ信号
は「１」となっている。
フリツプフロツプ８のリセット出力＊ＤＭＡＴＯＬ信号
は「１」となっている。
従ってナンド回路１０は「１」を出力し、かくして第１
フリツプフロツプ５はリセットされ、カウンタ６は初め
の状態に戻る。
フリツプフロツプ５はリセットされ、カウンタ６は初め
の状態に戻る。
しかしながら何等かの理由により上記ＤＭＡＡ信号によ
り第１フリツプ５がセットされ、カウンタ６が動作して
いるときに、このＤＭＡＡ信号が送出された入出力管理
装置４−１から上記ＡＳＶｉ信号が送出されなげればカ
ウンタ６はそのまま計数動作を続け、その設定値に到達
したとき「１」を出力し、第３フリツプフロツプ８はセ
ットされ、ダイレクトメモリアクセスタイムオーバ （ＤＭＡＴＯＬ）信号を発生し、これを中央処理装置１
に報告する。
り第１フリツプ５がセットされ、カウンタ６が動作して
いるときに、このＤＭＡＡ信号が送出された入出力管理
装置４−１から上記ＡＳＶｉ信号が送出されなげればカ
ウンタ６はそのまま計数動作を続け、その設定値に到達
したとき「１」を出力し、第３フリツプフロツプ８はセ
ットされ、ダイレクトメモリアクセスタイムオーバ （ＤＭＡＴＯＬ）信号を発生し、これを中央処理装置１
に報告する。
これにより中央処理装置１は共通バスの支配権を消滅さ
せる。
せる。
また上記第３フリツプフロツプ８のセットによりそのリ
セット出力＊ＤＭＡＴＯＬ信号は「０」となり、ナンド
回路１０は「１」を出力して第１フリツプフロツプ５を
リセットする。
セット出力＊ＤＭＡＴＯＬ信号は「０」となり、ナンド
回路１０は「１」を出力して第１フリツプフロツプ５を
リセットする。
かくしてカウンタ６は最初の状態に復帰される。
このようにして、ＤＭＡシーケンスではＤＭＡＡ信号が
送出されてからＡＳＶｉ信号の有無（第４図におけるａ
）状態を監視することができる。
送出されてからＡＳＶｉ信号の有無（第４図におけるａ
）状態を監視することができる。
■−２また上記の如＜ＤＭＡＡ信号に対し入出力管理装
置４−１からＡＳＶｉ信号が送出されたとき、第３図に
示すオア回路１６が「１」を出力して第４フリツプフロ
ツプ１３がセットされ、カウンタ１４が計数動作を開始
する。
置４−１からＡＳＶｉ信号が送出されたとき、第３図に
示すオア回路１６が「１」を出力して第４フリツプフロ
ツプ１３がセットされ、カウンタ１４が計数動作を開始
する。
しかしながら、バスシーケンスが順調に行なわれ、上記
ＡＳＶｉ信号によりデータサービスイン（ＤＳＶｉ）信
号が送出されて主記憶装置３から要求したデータが送出
されそのシーケンスの終了を示すサービスアラ）（ＳＲ
ＶＯ）信号が主記憶装置３から送出されると、この信号
がノア回路１７にも伝達され、これによりノア回路１７
は「Ｏ」を出力して第４フリツプフロツプ１３をリセッ
トする。
ＡＳＶｉ信号によりデータサービスイン（ＤＳＶｉ）信
号が送出されて主記憶装置３から要求したデータが送出
されそのシーケンスの終了を示すサービスアラ）（ＳＲ
ＶＯ）信号が主記憶装置３から送出されると、この信号
がノア回路１７にも伝達され、これによりノア回路１７
は「Ｏ」を出力して第４フリツプフロツプ１３をリセッ
トする。
このためにカウンタ１４は初期状態にリセットされる。
しかしながら、上記ＡＳＶｉ信号が送出されても、何等
かの理由でパスシーケンスが順調に行なわれず、主記憶
装置３から上記ＳＲＶＯ信号が送出されない場合には、
カウンタ１４は計数動作を継続する。
かの理由でパスシーケンスが順調に行なわれず、主記憶
装置３から上記ＳＲＶＯ信号が送出されない場合には、
カウンタ１４は計数動作を継続する。
そして該カウンタ１４の設定値まで計数したとき、カウ
ンタ１４は「１」を出力し、第５７リツプフロツプ１５
をセットする。
ンタ１４は「１」を出力し、第５７リツプフロツプ１５
をセットする。
かくしてこの第５フリツプフロツプからパスタイムオー
バ（ＢＴＯＶ）信号が出力され、主記憶装置３からＳＲ
ＶＯ信号が送出されていないことを報告する。
バ（ＢＴＯＶ）信号が出力され、主記憶装置３からＳＲ
ＶＯ信号が送出されていないことを報告する。
中央処理装置１はこれにより上記入出力管理装置４−１
と主記憶装置３との間の共通バス占有状態を解除する。
と主記憶装置３との間の共通バス占有状態を解除する。
このようにして上記ＡＳＶｉ信号送出からＳＲＶＯ信号
送出までの状態を監視することができる。
送出までの状態を監視することができる。
■ 第１図において、複数の入出力管理装置からの割込
要求ｉＲＱが中央処理装置１に対してあれば、中央処理
装置１はそのバスコントロール部から一番優先順位の高
い割込要求に対しこれを許可するｉＡＣ信号を送出する
。
要求ｉＲＱが中央処理装置１に対してあれば、中央処理
装置１はそのバスコントロール部から一番優先順位の高
い割込要求に対しこれを許可するｉＡＣ信号を送出する
。
このｉＡＣ信号は、第３図に示されるオア回路１６に入
力されるので該オア回路１６は「１」を出力し、第４フ
リツプフロツプ１３をセットし、カウンタ１４は動作開
始する。
力されるので該オア回路１６は「１」を出力し、第４フ
リツプフロツプ１３をセットし、カウンタ１４は動作開
始する。
このとき上記■−２と同様に、ｉＡＣ信号とともにＤＳ
Ｖｉ信号を送出する。
Ｖｉ信号を送出する。
そしてこのｉＡＣ信号にもとづく割込みシーケンスが終
了するとＳＲＶＯ信号が送出されるので、上記■−２と
同様にカウンタ１４はリセットされる。
了するとＳＲＶＯ信号が送出されるので、上記■−２と
同様にカウンタ１４はリセットされる。
しかし何等かの理由でこのＳＲＶＯ信号が送出されない
場合には、カウンタ１４は設定値まで計数動作後「１」
を出力して第５フリツプフロツプ１５をセットし、ＢＴ
ＯＶ信号を発生してこれを報告する。
場合には、カウンタ１４は設定値まで計数動作後「１」
を出力して第５フリツプフロツプ１５をセットし、ＢＴ
ＯＶ信号を発生してこれを報告する。
このようにして割込シーケンスの場合もｉＡＣ信号から
ＳＲＶＯ信号までの状態すを監視するととができる。
ＳＲＶＯ信号までの状態すを監視するととができる。
■ 例えば中央処理装置１が主記憶装置３をリード・ラ
イトする場合、上記■−２と同様にＡＳＶｉ信号を送出
し、またＤＳＶｉ 信号を送出する。
イトする場合、上記■−２と同様にＡＳＶｉ信号を送出
し、またＤＳＶｉ 信号を送出する。
このＡＳＶｉ信号は第３図に示されるオア回路１６に入
力されてオア回路１６は「１」を出力する。
力されてオア回路１６は「１」を出力する。
以下上記■−２の場合と同様にしてカウンタ１４が動作
するが、主記憶装置３におけるリード・ライトが終了す
ると主記憶装置３は５ＲＶＯ信号を送出するので、カウ
ンタ１４がリセットされる。
するが、主記憶装置３におけるリード・ライトが終了す
ると主記憶装置３は５ＲＶＯ信号を送出するので、カウ
ンタ１４がリセットされる。
しかし何等かの理由により、例えば実装されていないメ
モリ空間がアクセスされたような場合には上記５ＲＶＯ
信号は送出されず、カウンタ１４は設定値まで計数した
とき「１」を出力し、第５フリツプフロツプ１５はＢＴ
ＯＶ信号を発生し、これを中央処理装置１に報告する。
モリ空間がアクセスされたような場合には上記５ＲＶＯ
信号は送出されず、カウンタ１４は設定値まで計数した
とき「１」を出力し、第５フリツプフロツプ１５はＢＴ
ＯＶ信号を発生し、これを中央処理装置１に報告する。
これにもとづき中央処理装置１はバスの占有状態を、例
えばバスに信号を出力しているレジスタの出力部分にゲ
ートをかげ、解除する。
えばバスに信号を出力しているレジスタの出力部分にゲ
ートをかげ、解除する。
このようにしてリード・ライトシーケンスの場合にも、
上記ＡＳＶｉ信号から５ＲＶＯ信号までの状態すを監視
することができる。
上記ＡＳＶｉ信号から５ＲＶＯ信号までの状態すを監視
することができる。
以上説明の如く、本発明によれば、従来中央処理装置や
各入出力管理装置で個別に時間監視タイマーを設はバス
状態を監視していたのを１個所にまとめてこ、れを集中
的に管理するように構成したのでシステムの信頼性が向
上するとともにハード量も節約することが可能になる。
各入出力管理装置で個別に時間監視タイマーを設はバス
状態を監視していたのを１個所にまとめてこ、れを集中
的に管理するように構成したのでシステムの信頼性が向
上するとともにハード量も節約することが可能になる。
しかも従来行なわれていなかった割込要求に対しても、
ハードをほとんど増大することなくそのシーケンス監視
を行なうことが可能になる。
ハードをほとんど増大することなくそのシーケンス監視
を行なうことが可能になる。
このように本発明では第１の時間監視タイマーによりＤ
ＭＡＡ信号からＡＳＶｉ信号発生までを監視でき、第２
の時間監視タイマーにより割込要求に対するシーケンス
監視やリードライトシーケンスを監視することができそ
の状態を２つの時間監視タイマーで区別することができ
るのでエラー処理に対する対策を早く確立することがで
きる。
ＭＡＡ信号からＡＳＶｉ信号発生までを監視でき、第２
の時間監視タイマーにより割込要求に対するシーケンス
監視やリードライトシーケンスを監視することができそ
の状態を２つの時間監視タイマーで区別することができ
るのでエラー処理に対する対策を早く確立することがで
きる。
特に上記の如＜ＤＭＡに対してもわずかなハードの付加
により従来行なわれていないＤＭＡＡ信号からＡＳＶｉ
信号の発生までの監視を行なうことが可能となりシステ
ムの信頼性を更に高めることが可能となる。
により従来行なわれていないＤＭＡＡ信号からＡＳＶｉ
信号の発生までの監視を行なうことが可能となりシステ
ムの信頼性を更に高めることが可能となる。
第１図は本発明の概略構成図、第２図および第３図は集
中管理部に設けた各タイマーを示し、第４図は本発明の
動作説明図である。 図中、１は中央処理装置、２は集中管理部、３は主記憶
装置、４−１乃至４−ｎはＤＭＡ機能を備えたチャネル
機構を具備する入出力管理装置、５は第１フリツプフロ
ツプ、６はカウンタ、７は第２フリツプフロツプ、８は
第３７リツプフロソプ、９，１０はナンド回路、１１は
アンド回路、１２はインバータ、１３は第４７リツプフ
ロツプ、１４はカウンタ、１５は第５フリツプフロツプ
、１６はオア回路、１７はノア回路、１８はインバータ
、１９はナンド回路をそれぞれ示す。
中管理部に設けた各タイマーを示し、第４図は本発明の
動作説明図である。 図中、１は中央処理装置、２は集中管理部、３は主記憶
装置、４−１乃至４−ｎはＤＭＡ機能を備えたチャネル
機構を具備する入出力管理装置、５は第１フリツプフロ
ツプ、６はカウンタ、７は第２フリツプフロツプ、８は
第３７リツプフロソプ、９，１０はナンド回路、１１は
アンド回路、１２はインバータ、１３は第４７リツプフ
ロツプ、１４はカウンタ、１５は第５フリツプフロツプ
、１６はオア回路、１７はノア回路、１８はインバータ
、１９はナンド回路をそれぞれ示す。
Claims (1)
- １ 共通バスに対して複数のバス使用装置が接続され、
各バス使用装置が上記共通バスを使用して所定の処理を
行なうシステムにおいて、上記共通バスの使用許可を選
択されたバス使用装置に与える集中管理部を設けるとと
もに、該集中管理部に第１のタイマ一手段と第２のタイ
マ一手段を設け、上記第１のタイマ一手段はＤＭＡシー
スケンスを開始するときに動作を開始し、上記第２のタ
イマ一手段はプロセッサまたはＤＭＡ機能を有する装置
がリードライトシーケンスまたは割込みシーケンスにお
いて動作開始し、各タイマ一手段により定められた時間
以内に規定の動作が行なわれないとき上記タイマ一手段
から発生された信号にもとづきバスシーケンスの閉塞を
防止するようにしたことを特徴とするバス集中監視方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173186A JPS5845050B2 (ja) | 1979-12-28 | 1979-12-28 | バス集中監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54173186A JPS5845050B2 (ja) | 1979-12-28 | 1979-12-28 | バス集中監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5696311A JPS5696311A (en) | 1981-08-04 |
| JPS5845050B2 true JPS5845050B2 (ja) | 1983-10-06 |
Family
ID=15955677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54173186A Expired JPS5845050B2 (ja) | 1979-12-28 | 1979-12-28 | バス集中監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845050B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58107932A (ja) * | 1981-12-22 | 1983-06-27 | Fujitsu Ltd | 共通バス障害チエツク方式 |
| JPH0512824Y2 (ja) * | 1984-09-12 | 1993-04-05 | ||
| CN105809952A (zh) * | 2016-05-09 | 2016-07-27 | 厦门蓝斯通信股份有限公司 | 避免公交车辆路段拥簇的控制方法、控制系统 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5018357A (ja) * | 1973-05-10 | 1975-02-26 | ||
| JPS535098A (en) * | 1976-07-02 | 1978-01-18 | Ibm | Process for preparing silicon dioxide |
| JPS54129937A (en) * | 1978-03-31 | 1979-10-08 | Toshiba Corp | Bus control system |
-
1979
- 1979-12-28 JP JP54173186A patent/JPS5845050B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5018357A (ja) * | 1973-05-10 | 1975-02-26 | ||
| JPS535098A (en) * | 1976-07-02 | 1978-01-18 | Ibm | Process for preparing silicon dioxide |
| JPS54129937A (en) * | 1978-03-31 | 1979-10-08 | Toshiba Corp | Bus control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5696311A (en) | 1981-08-04 |
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