JPS61151767A - 仲裁回路 - Google Patents

仲裁回路

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JPS61151767A
JPS61151767A JP60285943A JP28594385A JPS61151767A JP S61151767 A JPS61151767 A JP S61151767A JP 60285943 A JP60285943 A JP 60285943A JP 28594385 A JP28594385 A JP 28594385A JP S61151767 A JPS61151767 A JP S61151767A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、デジタル論理回路に関するものであシ、とく
に仲裁回路に関するものである。
〔発明の背景〕
デジタル論理回路は、デジタル・コンピュータおよびデ
ジタル装置において種々の用途に用いら些ている。２種
類の論理状態のうちの１つを定めることができるデジタ
ル論理回路は、ある事象の発生／非発生またはリソース
のビジー／レディ状態のようなシステムのレベル状態を
示すために使用できる。
非同期システムにおいては、各種のサブシステムは時に
は相互作用せねばならない、たとえば、バスに対するア
クセスすなわちメモリ・アクセスの要求やどのサブシス
テム要求を最初に行わせるかについての判定す々わちど
のサブシステム要求に対して優先順位を与えるかの判定
を行なわなければならない。システムの動作を正しく行
わせるためには、正しい決定を絶えず確実に行わなけれ
ばならない。決定を誤ると２つの周辺装置にメモリを同
時にアクセスすることを許したシ、装置バスへ同時にア
クセスすることを許す結果となることがある。
したがって、上記のような問題、すなわち主として、２
つのサブシステムへ装置バスに対する同時的アクセスが
許されたシ、２つのサブシステムへメモリ・サブシステ
ムに対する同時的アクセスが許されたシするという結果
をもたらすことになる誤った決定を避けるために仲裁論
理回路が実現された。
〔発明の概要〕
したがって、メモリ・バスをアクセスするために同時か
ほぼ同時の要求の間の非常に短い時間内に仲裁をする、
簡単で信頼度の高い仲裁回路を得ることが非常に望まし
い。本発明は、希望の動作速度、希望の信頼度および希
望の簡単さを共通のデジタル回路を利用して達成する仲
裁回路を提供するものである。
し九がって、複数の要求側からの複数の要求信号のうち
のどの１つく対して確認応答し、関連するバス制御器を
有するバスに対するアクセスを許すかどうかを決定する
仲裁回路が本発明によシ提供される。
本発明の仲裁回路社、前記要求信号の１つを受けるよう
にされた入力端子をそれぞれ有し、その要求信号を送る
ための所定の緒条性が存在する時を決定する複数の可能
化素手を備える。それらの各可能化素子へ作動的に接続
され、送られた要求信号を組合せて組合された要求信号
を発生する第１のゲート素子が含まれる。また、複数の
第２０ゲート素子も含まれる。各第２０ゲート素子は、
組合された要求信号を受けるために第１のゲート素子へ
作動的に接続されるとともに、可能化信号を受けるため
に対応する第１の保持素子へ作動的に接続される。更に
、各第２０ゲート素子は、順次低くなる優先順位を有す
る各第１の保持素子から不能化信号を受けるために順次
低くなる優先順位を有する各第１の保持素子へ作動的に
接続され、仲裁回路によプ選択された要求信号に対応す
る選択制御信号を発生することにより）その要求側がバ
スをアクセスすることを許す。
したがって、本発明の目的は、同じ期間中に唸１つ以上
の要求側がリソースをアクセスすることを許さないよう
にするととＫよシ、信頼度の高い仲裁回路を得ることで
ある。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
まず、本発明の仲裁回路を利用する装置がブロック図で
示されている第１図を参照する。第１図のバス装置は１
０バス１１とＣＰＵバーＸ１２の２りのバス装置を示す
。ＩＯパス１１に結合されている複数の装置（図示せず
）がメモリ・バス（図示せず）を介してメモリとインタ
ーフェイスすることを希望する。同様に、ＣＰＵバス１
２に結合されている複数の装置（図示せず）が、関連す
るメモリ・バス制御器（図示せず）を有するメモリ・バ
ス（図示せず）を介してメモリとインターフェイスする
ことを希望する。１０バス１１とＣＰＵバス１２は、そ
れらに結合されている装置のうちのどれが、それぞれの
バスにアクセスするかを決定するバス制御器を含む。バ
スおよびバス制御器の動作の詳細は本発明の理解にとっ
ては不要であるから、ζこではそれについての説明は省
略する。
■０バス１１は、ＩＯアドレス線１８と、■０データ線
１９と、ｘ１０続出し／書込み［２Ｇとを介してマルチ
プレクサ（ＭＵＸ）１５へ作動的に接続される。ＣＰＵ
バス１２は、ＣＰＵアドレス線２１と、ＣＰＵデータ線
２２と、ＣＰ曜出し／書込み線２３とを介してＭＵＸ　
１５へ作動的に接続される。ＩＯババス１に結合されて
いる装置がメモリ（図示せず）と交信することを希望す
ると、要求がＲＱＩＯ線３１全３１て仲裁回路３０に対
して行われる。ＣＰＵパス１２に結合されている装置が
メモリ（図示せず）と交信することを希望すると、要求
がＲＱＣＰＵ線３２を介して仲裁回路３０に対して行わ
れる０仲裁回路３０は、ＩＯパス１１またはＣＰＵバス
１２に対応するフェーズ１信号、７エーズ２信号。
（ＰＨＡＳＦＩ：　２ＩＯ，ＰＨＡＳＥ　２ＣＰＵ）　
　フェーズ３信号（ＰＩ（ＡＳＥ　３　ＩＯ，ＰＨＡＳ
Ｅ　３　ＣＰＵ）　　を発生することにより）メモリを
アクセスすることを許す０７工−ズ１信号は、メモリ・
パス制御器（図示せず）へ結合されて、メモリ・サイク
ル要求が開始されたことを示し、メモリ・サイクルのた
めにメモリがそれぞれの論理を調整できるようにする０
７工−ズ２信号（ＰＨＡＳＥ　２　ＩＯ，ＰＨＡＳＥ　
２ＣＰＵ）がＭＵＸ１５へ結合されて選択機能（Ｓ）を
実行することによｐ、ｚｏババス１またはＣＰＵバス１
２からアドレスとデータの少くとも一方を受け、選択さ
れたアドレスまたはデータはアドレス線３５ｔたはデー
タ線３６を介してメモリ・バス制御器（図示せず）へ送
られ（ｔたはメモリ読出し動作のためにデータは戻され
）、選択された読出し／書込み動作信号が読出し／書込
みｌ１１３７を介してメモリ・バス制御器へ送られる。
フェーズ３信号はそれぞれのバスへ送シ返えされ、ＰＨ
ＡＳＥ３ＩＯ信号はＰＨＡＳＥ　３　ＩＯ線３８を介し
てＩＯババス１へ送られ、ＰＨＡＳＥ　３　ＣＰＵ信号
がＰＨＡＳＥ　３　ＣＰＵ線３９を介してＣＰＵバス１
２へ送られる。要求が同時がほぼ同時に仲裁回路３０に
対して行われると、仲裁回路３０は要求のタイミングを
決定し、ただ１つのバスがメモリに対してアクセスする
ことを許す。
ＩＯ／＜ス１１によシ開始されたメモリ・サイクルが終
ると、メモリ・バス制御器がサイクル終了Ａ（ＯＣＡ）
　信号を仲裁回路３０へ送シ返えす。同様ＧＣ１ＣＰＵ
／＜ス１２によシ開始されたメモリ・サイクルが終了す
ると、メモリ・バス制御器がサイクル終了ｎ　（ｃｃｎ
）信号を仲裁回路３ａへ送シ返えす０ 次に１メモリ・バス乃至メモリと相互作用するバス・サ
イクルのタイミング図が示されている第２図を参照する
。バス・サイクルは要求／仲裁、メモリ・サイクル、取
消しの３つの部分に分けられる。第１の部分は要求／仲
裁である。あるバスがメモリとの交信を要求すると、仲
裁回路３０が要求に応答して、交信を続けることを許す
。２つ（またはそれ以上）の要求がされると、仲裁回路
は衝突を解決する。要求が同時かほぼ同時に行われたと
すると、優先順位を基にして決定が行われる０他の場合
には、どのバスが要求を最初に行ったかを判定し、最初
に要求を行ったバスにメモリと交信することを許す。（
以下の説明は、２つのバスから行われる要求を中心にし
て行うが、本発明の要旨を逸脱することなしに３つまた
はそれ以上のバスの間で仲裁を行えることが理解される
であろう。） バス・サイクルの第２０部分はメモリ・サイクルである
。これはメモリが実際の読出しまたは書込みを行う期間
である。バス・サイクルの第３の部分は取消しである。
これには、バス・インターフェイス装置によシ形成され
る以後の任意のメモリ・サイクル・アクティビティが含
まれ、そのアクティビティには誤ル訂正および検出機能
、奇偶検査等が含まれる。本発明のメモリ・サイクルの
典壓的な値は２５０ナノ秒であシ、本発明のバス・サイ
クルの典型的な値は５００ナノ秒である。
次に、仲裁回路３０のタイミング図が示されている第３
図を参照する。ＩＯババス１によ〕要求が行われると要
求信号ＲＱ　１０が出される。例としてであるが、その
要求信号が出されてからまもなく、ある要求がＣＰＵ／
＜ス１２から行われたとすると要求信号ＲＱＣＰＵが出
される。そうすると仲裁が行われ（ＡＲＢχ　ＩＯ，＜
ス１１の要求が認められる。
フェーズ１信号が出され、フェーズ２信号とフェーズ３
信号カｒＱ／＜ｘ　ｔ　？、ＰＨＡＳＥＩＩＱ、　ＰＨ
ＡＳＥ２ＩＱ、ＰＨＡＳＩＪＩＯのためにそれぞれ出さ
れる。
フェーズ１の間は書込みデータが適切な要求側から保持
される。ここで説明している実施例においては、書込み
要求オペレーションに対してｗＡシ検出および訂正（Ｈ
ＤＡＣ）検査ビット発生が行われ、アドレス、読出し／
書込み等のある内部検査が実行される。７エーズ１の間
は、（ＰＨＡＳＥ２ＩＯ）、アドレス、および読出し／
書込みの調整および保持時間がバスにおいて起る。フェ
ーズ３信号はサイクルが進行中であることを示す。フェ
ーズ３信号はバスへ送シ返えされる（ＰＨＡＳＥ３ＩＯ
Ｔｏ　ＢＵＳｌｌ）から、要求が確認応答されたととを
バスは知り、要求信号ＲＱＩＯを下げる。メモリ・サイ
クルはフェーズ１が終った時に始まる０メそり・サイク
ルの終シはＥＤＡＣ時間の始りに一致する。このＥＤＡ
Ｃ時間は７エーズ４とみなすこともできる。
ＥＤＡＣ時間（または７エーズ４）では、読出し九デー
タを適切な要求側へ送シ、読出し動作に対してＥＤＡＣ
検査ビット比較が行われる。７エーズ２が終ると、仲裁
機能（ＡＲＢ）が再び行われ、ＣＰＵパス１２から行わ
れている要求が確認応答される。
ＣＰＵバス１２のため、フェーズ１信号ＰＨＡＳＥＩと
、フェーズ２信号ＰＨＡ８Ｅ２ＣＰＵおよびフェーズ３
信号ＰＨＡＳＥ３ＣＰＵがそれぞれ出される。ＰＨＡ８
Ｅ３ＩＯ信号が終ると、メモリ装置に対するオペレーシ
ョンが終ったこと（第３図にメモリ・サイクル終了とし
て示されている）をフェーズ３の減少によシＩＯバス１
１に示す。
サイクルＡのフェーズ２が終るまでサイクルＢは始まる
ととができない。サイクルＢのフェーズ１が終るまでサ
イクルＡの７エーズ４は始まることができない。サイク
ルＢのフェーズ２が終るまでサイクルＡは始まることが
できない。サイクルＡのフェーズ１が終るまでサイクル
Ｂのフェーズ４は始まることができない。このことから
、フェーズ１と７エーズ４は、常に相互に排他的である
（重なシ合うことがない）ことがわかる０サイクル人の
７エーズ２とサイクルＢの７エーズ２は、常に相互に排
他的である（重な）合うことがない）ことがわかる。サ
イクルＡのフェーズ３とサイクルＢの７エーズ３は、賞
なシ合うことができる。
サイクルＢ（７エーズ１．フェーズ２．フェーズ３）の
仲裁期間は、サイクルＡのフェーズ２が終った時だけ始
まることができる０サイクルＡ（フェーズ１．フェーズ
２．フェーズ３）の仲裁期間は、サイクルＢのフェーズ
２が終った時だけ始まることかできる。
次に１仲欺回路３０の論理図が示されている第４図を参
照する。第１の比較器（ＣＯＭＰＩ）　３０１と第２０
比較器（ＣＯＭＰ２）　３０２が、要求信号をアクセス
ナ）　　べきかどうかを決定するために利用される。要
求信号ＲＱＩＯは比較器３０１を可能状態（イネーブル
）にし、要求信号ＲＱＩＯは比較器３０２を可能状態に
する。
比較器３０１．３０２は、要求を受けられる条件を決定
する。他の要求側パスに対して７工−ズ２信号が高レベ
ルであるとすると、比較条件は存在せず、その比較器は
要求信号を通さない。たとえば、第３図を参照して、時
刻ＴＡにおいてはＰＨＡＳＥ２ＩＯが高レベルであるか
ら、比較器３０２は要求信号ＲＱＣＰＵを通さない。時
刻Ｔｓにおいては、ＰＨＡＳＥ２ＩＯが低レベルであ、
ｊ９、ＰＨＡ８Ｅ３ＣＰＵが低レベルであるので、比較
条件を発生し、要求信号ＲＱＣＰＵが比較器３０２から
出力される。時刻Ｔムにおいて要求信号ＲＱＩＯが存在
しているとすると、その時には全てのバス機能が終って
いないからＰＨＡＳＥ３ＩＯが高レベルであるために、
比較器３０１は要求信号ＲＱＩＯを通さない。
再び第４図を参照して、比較器３０１の出力はオアゲー
ト３０３と対応するＤ形フリップフロップ３０５へ結合
される。比較器３０２の出力は、オアゲ−）３０３へ接
続され、そしてＤ形フリップフロップ３０６へ結合され
る。オアゲート３０３の出力端は第１のム遅延器３０Ｂ
へ結合され、この人遅延器３０８の出力端子は第２０Ｂ
遅延器３０９へ結合されるとともに、Ｄ形フリップフロ
ップ３０５，３０６のクロック入力端子へも結合される
。５個のＪ−に形フリップフロップが、ＰＨＡＳ第１フ
リップフロップ３２１と、ＰＨＡＳＥ２ＩＯフリップ７
０ツブ３２２と、ＰＨＡＳＥ３Ｉ０７リツプフロツプ３
２３と、ＰＨＡＳＥ２０ＰＵフリップフロップ３２４と
、ＰＨＡＳＥ３ＣＰＵ　７リツプフロツプ３２５とで表
されているｏＢ遅延器３０９の出力端子が送信ゲート（
この明細書ではドライバと呼ぶこともある）３１０へ結
合される。この送信ゲー）　ＰＨＡＳＥ１７リツプ７０
ツブ３旧のセット入力端子へ結合されるＯＢ遅延器３０
９の出力端はナンドゲー）３１１゜３１２の入力端子へ
も結合される。Ｄ形フリップフロップ３０５のｑ出力端
子がす／ドゲート３１１へ結合される。Ｄ形フリップフ
ロップ３０５のＱ出力端子がナントゲート３１２へ結合
され、Ｄ形フリップフロップ３０６のＱ出力端子がナン
トゲート３１２へ結合される。ナントゲート３１１の出
力端子がＰ）ＩＡＳＥ　２ＩＯフリツプフロツプ３２２
のセット入力端子と、ＰＨＡＳＥ　３Ｉ０７リツプフロ
ツプ３２３のセット入力端子へ結合される。ナントゲー
ト３１２の出力端子がＰＨＡＳＥ　２　ＣＰＵフリップ
フロップ３２４のセット入力端子と、ＰＨＡＳＥ　３　
ＣＰＵ　７リツプフロツプ３２５のセット入力端子へ結
合される。５個のＪ−に形フリップフロップのＪ−に入
力端子は接地され、すなわち、論理Ｏへ接続され、５個
のＪ−に形フリップフロップのクリヤ入力端子が装置リ
セット（ＲＥｓｇｒ）へ接続される。ＰＨＡＳＥ１７リ
ツプ７０ツブ３２１のＴ入力端子がタイマＴＲへ接続さ
れる。そのタイマはフリップフロップをリセットする。
ＰＨＡＳＥ　２ＩＯフリツプ７０ツブ３２２０Ｔ入力端
子が第２０タイマＴｓへ接続され、ＰＨＡＳＥ２ＣＰＵ
フリップ７０ツブ３２４０Ｔ入力端子もタイマＴ８へ接
続される。このタイマＴｓはＰＨＡ８Ｅ１７リツプ７０
ツブ３２１がリセットされた時に動作を開始させられ、
所定の時間が経過した時に動作を停止して、第３図に示
されているような波形の信号を発生する。その所定の時
間は、希望の機能を実行させるために必要な長さの時間
を与えるように選択される。タイマが動作を停止すると
それぞれの７リツプ７０ツブがリセットされる。ＰＨＡ
ＳＥ　３ＩＯフリツプフロツプ３２３０Ｔ入力端子がサ
イクル終了Ａ　（ＯＣＡ）　信号を受け、ＰＨＡＳＥ　
３ＣＰＵ７リツプフロツプ３２５０Ｔ入力端子がサイク
ル終了Ｂ信号（ＣＣＢ）をメモリ・バス制御器から受け
る。
次に、第５Ａ図、第５Ｂ図および第５Ｃ図を参照して本
発明の仲裁回路の動作を説明する。第５Ａ図には時刻Ｔ
Ｏにおいて行われている要求ＲＱＩＯが示されている。
それからまもなく要求ＲＱＣＰＵが行われる。比較器３
０１の出力（波形Ａ）がその比較器３０１の動作によシ
遅嬌されているのが示されている。（この実施例におい
ては、遅延時間は単なる例示として仲裁回路３０の各素
子に対してほぼ等しいものとして表わされている。）オ
アゲート３０３の出力（波形Ｂ）が、オアゲート３０３
を通るのに要する伝は時間を含むために遅延させられて
いるのが示され、Ａ遅延器３０８の出力（波形Ｃ）がＡ
遅延器３０８の遅延時間だけ遅延させられている様子も
示されている。（ここで説明している実施例においては
、Ｄ形フリップフロップ３０５．３０６の設定に要する
時間を超えるように定められている）。フリップフロッ
プ３０５のＤ入力は波形人が与えられた結果として高レ
ベルとなるから、クロック入力が高レベルになると、Ｄ
形フリップ７０ツブ３０５がセットされてそれのＱ出力
（波形Ｄ）が高レベルになり、Ｑ出力が（波形Ｅ）が低
レベルになる。ナントゲート３１１がＤ形フリップフロ
ップ３０５の出力信号によシ部分的に付勢されるｏＢ遅
延器３０９（このＢ遅延器の遅延時間は、ここで説明し
ている実施例においては、Ｄ形フリップフロップ３０５
，３０６の準安定時間を超えるように選択される）の出
力は、要求が行われていることを示す組合された要求信
号である。Ｂ遅延器３０９の組合された要求信号（波形
Ｇ）が出力されると、ナントゲート３１１が付勢されて
ＰＨＡＳＥ　２ＩＯフリツプフロツプとＰＨＡ８Ｅ３１
０７リツプ７０ツブをセットすることによｆｉ、ＰＨＡ
ＳＥ　２ＩＯ信号とＰＨＡＳＥ　３ＩＯ信号を出力して
、ＩＯパスからメモリ・バスへ通信できるＸうにして、
ＲＱＩＯ要求信号に対して実効的に確認応答する。Ｂ遅
延器３０９の組合された要求信号（波形Ｇ）が出力され
ると、送信ゲート３１０がＰＨＡＳＫ　１信号をセット
するＯＤ形ツリツブ７０ツブ３０６のＱ出力がナントゲ
ート３１２を閉じ（ディスニブルにし）て、Ｄ形フリッ
プ７０ツブ３０６の出力（波形Ｆ）がセットされたとき
その信号の効果はナントゲート３１２へ与えられるＤ形
フリップフロップ３０５のＱ出力によシ無効にされるよ
うになされている。この時にはＰＨＡＳＥ　３ＣＰＵ信
号とＰＨＡＳＥ　２　ＩＯ信号がともに低レベルである
から、比較器３０２の出力は高レベルとなる（波形Ａ″
）０ 第５Ｂ図は、ＣＰＵバスから要求信号が与えられた時に
仲裁回路３０を通る種々の信号の波形を示す。この場合
には、要求が行われた後で比較器３０２の出力が高レベ
ルとなり、Ａ遅延器３０８の出力（波形Ｃ）が高レベル
になるとＤ形フリップフロップ３０６のＱ出力が高レベ
ルとなシ（波形Ｆ）、その出力によシナンドゲート３１
２が部分的に可能状態にされる。組合された要求信号（
波形Ｇ）がＢ遅延器３０９から出力されると、ナントゲ
ート３１２カ完全に開かれ、そのたメＫ　ｐａＡｓｇ　
２ＣＰＵ７リツプ７０ツブ３２４とＰＨＡＳＥ　３ＣＰ
Ｕフリツプ７０ツブ３２５がセットされて、ＰＨＡＳＥ
　２信号とＰＨＡＳＥ　３信号をそれぞれ発生し、それ
によシメモリ・バスがＣＰＵバスをアクセスすることを
許す。
組合された要求信号（波形Ｇ）がＢ遅延器３０９から発
生されると、送信ゲート３１０が７リツプフロツプ１信
号をセットする。
第５Ｃ図はＣＰＵバス１２からの要求信号とＩＯババス
１からの要求信号とがほぼ同時である場合を示す。時刻
Ｔｏにおいては、ＲＱＣＰＵ信号が高レベルとなシ、そ
のために比較器３０２の出力（波形Ｂ）が高レベルとな
プ、オアゲート３０３の出力（波形Ｂ）が高レベルとな
シ、Ａ遅延器３０８の出力（波形Ｃ）が高レベルとなる
。波形Ｃが高レベルになると、Ｄ形フリップフロップ３
０６のＤ入力端子へ与えられる入力（波形Ａ’　）が高
レベルであるからＤ形フリップフロップ３０６のＱ出力
（波形Ｆ）も高レベルとなシ、ナントゲート３１２を部
分的に可能状態にする。Ｂ遅延器３０９の出力（波形Ｇ
）は、Ｂ遅延器３０９の遅延時間だけ遅延させられた波
形Ｃとほぼ同じであるｏ工０パスのＲＱＩＯ信号はＣＰ
Ｕバスからの要求の少し後で発生される。
ＰＨＡＳＥ３ＩＯ信号とＰ）ＩＡＳＥ　３ＣＰＵ信号は
いずれも高レベルすなわち論理１でないから、時刻ＴＯ
の少し後で比較器３０１が付勢され、その結果として要
求信号ＲＱＩＯ（波形Ａ）が送られる。波形Ｃの信号（
Ｄ形フリップフロップ３０５へのクロック入力）が高レ
ベルになった時にＤ形フリッグ７０ツブ３０５のＤ入力
が高レベルであるから、Ｄ形フリップフロップ３０５は
セットされてＤ形フリップフロップ３０５のＱ出力（波
形Ｄ）が高レベルとなシ、それとは逆にＤ形フリップフ
ロップ３０５のＱ出力がリセットされる、すなわち、低
レベルになる（波形Ｅ）ｏＤ形フリップ７０ツブ３０５
のＱ出力（波形Ｆ）がナントゲート３１２を閉じる。Ｄ
形７リツプフロツプ３０５のＱ出力（波形Ｄ）がナンド
ゲ−）３１１を部分的に可能状態にするから、波形Ｇ信
号が高レベルになるとナントゲート３１１が開かれて、
要求がＩＯパスに対して許される。第５Ｃ図には、ＰＨ
ＡＳＥ　２１０信号とＰＨＡ８Ｅ３ＩＯ信号が高レベル
に々っていることが示されている。したがって、この場
合には、ＣＰＵバスからの要求信号の少し後で要求信号
ＲＱＩＯが発生されたとしても、■０バスからの要求が
優先順位の点で最初に許される。時刻ＴｏとＴＸの間の
任意の時刻に要求が同時に、またはほぼ同時に起る。時
刻ＴＸまえはその後でＲＱＩＯｆｌｉ号が生じたとする
と、波形Ａの信号はＤ形７リツプフロツプ３０５へは与
えられず、波形ＣはＤ形フリップフロップ３０５の状態
を変えさせず、ナントゲート３１１が開かれず、ナンド
ゲー）３１２は閉じられない。
第６Ａ図と第６Ｂ図で構成されている図は、３つの要求
側ＣＰＵバス、ＩＯパスおよび第３のバスＸＢＵ８を有
する本発明の別の実施例を示す。比較器３０１，３０２
，３０４の諸条件には、第３のバスにメモリをアクセス
することを許すことができる条件を含む。要求の送信を
阻止することを希望した時に、付加条件を比較器に加え
ることができることが当業者には理解されるであろう。
【図面の簡単な説明】
第１図は本発明の仲裁回路を用いる装置のブロック図、
第２図はメモリ・バスと相互作用しているバス・サイク
ルのタイミング図、第３図は本発明の仲裁回路の好適な
実施例のタイミング図、第４図は本発明の仲裁回路の好
適な実施例の論理回路図、第５Ａ図、第５Ｂ図および第
５ｃ図は要求信号の３種類のタイミング条件に対する第
４図の仲裁回路の論理回路図の種々の波形図、第６Ａ図
および第６Ｂ図は３つの要求側を有する仲裁回路の論理
図である。 ３０・・・・仲裁回路、３０１，３０２，３０４會・・
・比較器、３０３・・・・オアゲート、３０５　、３０
６・・・・Ｄ形フリップ７０ツブ、３０８，３０９　・
特許出願人　ハネウェル・インコーボレーテツド復代理
人　山　川　政　樹　（ほか２名）二Ｅ’ｘ凸−４３

Claims (1)

  1. 【特許請求の範囲】 複数の要求側からの複数の要求信号のうちの何れの１つ
    に対して確認応答し、関連するバス制御器を有するバス
    に対するアクセスを許すかどうかを決定する仲裁回路に
    おいて、 ａ）前記要求信号の１つを受けるようにされた入力端子
    をそれぞれ有し、その要求信号を送るための所定の諸条
    件が存在する時を決定する複数の可能化手段と、 ｂ）それらの各可能化手段へ作動的に接続され、送られ
    た要求信号を組合せて組合された要求信号を発生する第
    １のゲート手段と、 ｃ）順次の優先順位をそれぞれ有し、かつ、対応する可
    能化手段と前記第１のゲート手段の出力端子へ作動的に
    接続されて、可能化信号と不能化信号をそれぞれ発生す
    る複数の保持手段と、ｄ）前記組合された要求信号を受
    けるために前記第１のゲート手段へ作動的に接続される
    とともに、可能化信号を受けるために対応する保持手段
    へ作動的に接続され、更に、順次高くなる優先順位を有
    する各保持手段から不能化信号を受けるために順次高く
    なる優先順位を有する各保持手段へ作動的に接続され、
    仲裁回路により選択された要求信号に対応する選択制御
    信号を発生することにより）その要求側がバスをアクセ
    スすることを許す複数の第２０ゲート手段と を備えることを特徴とする仲裁回路。
JP60285943A 1984-12-20 1985-12-20 仲裁回路 Expired - Fee Related JPH0690701B2 (ja)

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