JPH04230563A

JPH04230563A - データ処理システム

Info

Publication number: JPH04230563A
Application number: JP3199906A
Authority: JP
Inventors: Gerald Donald Boldt; ジェラルド・ドナルド・ボルト; Stephen Dale Hanna; ステファン・デール・ハンナ; Robert Eric Vogelsberg; ロバート・エリック・ボゲルスバーグ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-09-28
Filing date: 1991-07-16
Publication date: 1992-08-19
Anticipated expiration: 2011-03-06
Also published as: JPH0823859B2; US5377334A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、制御マスタおよび制御
スレーブを用いた複数の装置によるデータ処理システム
・リソースの制御に係り、特に、リソースを適切に利用
するため任意の制御マスタが任意の制御スレーブと共に
動作しなければならない速度および容量が変化する装置
の回路網に関する。特定の用途においては、本発明は、
バスのアクセスと制御のためにバス・マスタが競合し、
アービトレーション・コントローラを通して前記バスの
アクセスと制御が得られると、バス制御マスタとバス制
御スレーブは非同期式に協働してデータ転送を行うシス
テムにおけるバス制御マスタおよびバス制御スレーブに
関するものである。

【０００２】通常、電子コンピュータシステムは、プロ
セッサが有効に機能するために入出力装置にアクセスす
ることを必要とする。最も効率的に動作するために、こ
のような装置は中央プロセッサとは独立に動作する。即
ち、中央処理ユニットにより入出力装置を制御していた
初期のコンピュータ・システムとは異なり、最近の設計
では処理機能を入出力装置内に移し、中央プロセッサと
入出力装置が同時にかつ独立に動作するように構成して
いる。しかしながら、多くの場合に、入出力装置は、他
の装置と、また中央プロセッサと共有するリソースにア
クセスしなければならない。例えば、主メモリは共有リ
ソースとなっている場合が多く、システム・バスを介し
てアクセスされる。この場合、中央プロセッサは主メモ
リに格納されたデータに作用し、また幾つかの装置はシ
ステム外からのデータを主メモリに格納して処理に供す
るために用いられ、一方、他の装置は主メモリからデー
タを読み出し、システム外での使用、例えば計算および
処理結果の印字に供するように動作する。

【０００３】中央プロセッサの作業との干渉を低減させ
るために、ダイレクト・メモリ・アクセス（ＤＭＡ）と
して知られる手法が用いられ、中央プロセッサの介入を
要求することなしに、メモリからのまたはメモリへの読
出しまたは書込みを装置ができるようにしている。メモ
リ内でのデータ記憶場所のアドレスは装置に格納され、
１サイクル以上の間にこのメモリをアドレスするために
使用され、一方、中央プロセッサおよび他の装置はその
メモリへのアクセスが禁止される。このＤＭＡプロセス
は、これがメモリへのアクセスを規則的，定期的に必ず
しも要求しないことから割込み手順として動作し、非同
期的にアクセスのために中央システムに割込み動作する
。このようなプロセスはサイクル・スチールとも呼ばれ
る。

【０００４】中央プロセッサを含む全ての装置は、個別
信号を識別する方法がないので、メモリ・バスに同時に
アクセスすることはできない。従って、リソース・リク
エストは、全ての装置の要件を満足するようにアービト
レートしなければならない。

【０００５】バス・マスタがバスの制御を得ると、バス
制御マスタ回路はシステム・リソースにおいてバス制御
スレーブと共に動作して、ＤＭＡ装置からメモリへの読
出しまたは書込みなどの関連する機能を実施する。

【０００６】従来のバス制御マスタおよびバス制御スレ
ーブは、制御信号をサンプリングし、これらを、リーデ
ィング・エッジおよびトレイリング・エッジの両エッジ
でローカル・クロックに同期させるように作用する。こ
れは、タイミング・ハザードおよび誤り信号に対する間
違った応答を回避するという点で安全な方法である。

【０００７】このようなタイミング・ハザードは、互い
に協働するように設計されたバス制御マスタおよびバス
制御スレーブを有するシステム、およびバス制御マスタ
とバス制御スレーブの個数が制限されている場合は必ず
しも問題にはならない。動作パラメータが広範囲に変化
する上記のような装置で構成されたシステム、または上
記のような装置の個数が制限されない場合には、タイミ
ング・ハザードは、非同期式のシステムにおいても、制
御信号のリーディングエッジおよびトレイリング・エッ
ジをローカル・クロックに同期させることにより回避さ
れている問題を惹起する。

【０００８】バス制御スレーブを選択した信号の不活性
化に対するこのバス制御スレーブの応答は、非同期選択
信号が２つのクロック・サイクルをとるローカル・クロ
ックと整合されるまで遅延される。ローカル・クロック
の同期化は、スレーブの内部シーケンシング論理が外部
信号とのそのクロックの整合を完了し、その初期状態に
戻る前に、バス制御スレーブが次の選択信号に応答する
ことを防止する。

【０００９】同様に、バス制御マスタは、予め選択され
たバス制御スレーブからの肯定応答信号が消勢されるま
で、次のバス制御スレーブの選択の活性化を遅延させる
。これは、予め選択されたバス制御スレーブからの肯定
応答信号が次の選択信号の肯定応答と誤られることを防
止する。

【００１０】

【発明が解決しようとする課題】選択および肯定応答信
号のトレイリング・エッジの同期化は、単一バスに結合
されたマスタとスレーブの間の速度の差に起因して生じ
得るタイミング・ハザードと異常を防止する。例えば、
高速バス制御マスタは、低速のバス制御スレーブをオー
バランすることができ、他のバス制御スレーブが選択さ
れていると実際に仮定されたとき、バス制御マスタが低
速のバス制御スレーブとリンクされたままにする。一方
、高速バス制御スレーブは、低速バス制御マスタが前の
肯定応答信号の不活性化を検出する前に肯定応答信号を
非同期選択信号に活性化し、同期化された肯定応答信号
の不活性化がバス制御装置のインタロックに従わなけれ
ばならないことから偽バス・エラー指示につながる。従って、トレイリング・エッジとリーディング・エッジ
の同期化が必要と考えられている。

【００１１】このような問題に関する従来の方法が次の
文献に示してある。

【００１２】米国特許第３，８８６，５２４号明細書に
は、各々が幾つかのリクエスト間をアービトレートする
論理回路を備えた幾つかのバス・マスタの接続法が開示
されている。優先権は全ての論理回路に共通の３本のラ
インからなるバスにより接続されたバス・マスタ間で自
己決定される。バスの制御を行うバス・マスタは「アク
セス・グランテッド」信号を送出する。これは、制御し
ているバス・マスタがそのデータ転送を完了するまで他
のバス・マスタを固定することになる。

【００１３】米国特許第３，９９７，８９６号明細書に
は、バス・マスタおよびバス・スレーブの間でデータを
転送するために２サイクルを使用し、１つのサイクルが
データ転送を開始するためのものであり、また第２のサ
イクルが実際にデータを転送するためのものである方式
が開示されている。バス・マスタおよびバス・スレーブ
の第１対の間でのデータの開始と転送の間の遅延を排除
するために、バス・マスタおよびバス・スレーブの第２
対が第１対の第１および第２サイクルの間で通信できる
ように構成されている。

【００１４】米国特許第４，０８４，２３３号明細書に
は、プロセッサにより制御されて、全てが共通のシステ
ム・クロックから動作してタイミング・ハザードおよび
異常を防止する各種の装置からデータを送信または受信
する通信チャネルが開示されている。

【００１５】米国特許第４，１０６，１０４号明細書に
は、幾つかの装置によりバスに対するアクセスを制御す
る共通の制御ユニットが開示されている。低い優先度の
装置の転送プロセスは、より高い優先度の装置がバスを
使用することを許容するように割り込まれることが可能
である。これらの装置の共通制御ユニットへの接続は、
幾つかの装置が制御ユニットの両側に接続されることを
許容する特殊な構成である。

【００１６】米国特許第４，１４８，０１１号明細書に
は、バスへのアクセスに対して競合する装置に結合され
るビジー信号を使用するシステムが開示されている。制
御論理は共通ビジーラインと競合する装置の間に分散さ
れる。共通ビジー・ラインは他方のバス・マスタをホー
ルド・オフすることによりタイミング・ハザードを回避
するが、バスを制御するバス・マスタはデータを転送し
ている。

【００１７】米国特許第４，３９０，９６９号明細書に
は、リクエストおよび肯定応答信号が重畳しないリター
ン・ツー・ゼロ方式としても知られる４サイクル信号を
使用した非同期式データ転送システムが開示されている
。安定性を保証し、タイミング・ハザードを回避するた
めに、信号のエッジは回路状態が安定化する時間を与え
る一定幅のパルスを発生する。一方、本発明では、一定
幅のパルスにより遅延がもたらされることのないノンリ
ターン・ツー・ゼロ方式としても知られる２サイクルを
使用している。

【００１８】米国特許第４，７７９，０２９号明細書に
は、非同期式バス・マスタを有するが、バス・マスタの
動作が非同期のときバスを制御して上記のようにタイミ
ング・ハザードを回避する同期信号を使用する方式が開
示されている。

【００１９】米国特許第４，８０３，４８１号明細書に
は、マスタ・ユニットとスレーブ・ユニットの間でコー
ル・ラインを使用し、マスタ・ユニットはマスタ・ライ
ンとスレーブ・ラインの論理レベルが同じレベルにある
とき通信し、またスレーブ・ユニットは論理レベルが異
なるとき通信する方式が示してある。直接通信要件は、
単一システムで使用できるバス・マスタおよびバス・ス
レーブの種類を制限し、またタイミング・ハザードを回
避する必要性を排除する。

【００２０】米国特許第４，８１７，０３７号明細書に
は、新しいバス・マスタが一時通信に対して指示される
予定であることを指示されたバス・マスタにスレーブ・
マスタが示すことを許容するプロトコルを使用した重畳
オーバラップ・バス・サイクル動作のシステムが開示さ
れている。異なるバス・マスタとの通信が指示されたバ
ス・マスタとの通信の間に行われる。この動作は、通信
プロセスのために用いられた信号を同期させる信号によ
り制御される。

【００２１】米国特許第４，８２１，１７０号明細書に
は、少なくとも２つのシステム・バスを有する複数のホ
スト・プロセッサが開示されている。ＤＭＡ装置は、バ
ス・アービトレーションを制御すると共に、専用マイク
ロ・プロセッサと高速バスの間でデータを交換するリク
エストに応じて、交互バス・クロック・サイクルを割り
当てるように作用する。実際には、バス・クロック・サ
イクルは同期動作を与える。

【００２２】米国特許第４，８４７，７５０号明細書に
は、ＤＭＡ装置のアドレスを逐次格納するデュアル・ポ
ート・フレーム・マップ・メモリを使用するデータ獲得
法が開示されている。データは、ノンシーケンシャル・
アドレスを有する各種周辺装置からコンピュータのシー
ケンシャルな記憶場所へ、またその逆に迅速に転送され
る。この構成では、システムを使用する装置の個数およ
び速度変動が制限される。

【００２３】更に、米国特許第４，８８７，２６２号明
細書には、アービトレーション・フィールドとデータ・
フィールドで構成されたメッセージを使用する非同期式
バス・マスタが開示されている。これは、しかしながら
、その動作が全体的には非同期ではないようにバス・マ
スタの動作の同期化に依存するものである。

【００２４】

【課題を解決するための手段】本発明は、各々の装置の
クロックが互いに独立であり、広い変化速度で動作可能
なように全体的に非同期となるように構成される。バス
・マスタおよびバス・スレーブの個数は制限されない。

【００２５】本発明によれば、アクセス・コントローラ
はリソース・コントローラを選択してこのリソース・コ
ントローラにより制御されるリソースにアクセスする。また、リソース・コントローラは、選択信号に応じて、
リソースの利用のためリソースへのアクセスを許容し、
かつリソースが利用されていることを示す肯定応答信号
を供給する。この肯定応答信号は利用が完了すると直ち
に終了するが、アクセス・コントローラは、それが安定
状態にある限り保持し、選択信号を終わらせる。リソー
ス・コントローラは選択信号を、それが初期状態にある
限り保持する。

【００２６】２つのコントローラは互いに非同期に動作
するが、偽信号に対しては、それらが安定状態にある限
りは保持することにより、それらに対する応答を防止す
る。

【００２７】システムの停止を防止するために、アクセ
ス・コントローラは、如何なる肯定応答信号も得られな
いときは所定時間後に選択信号を終了させる。更に、ア
クセス・コントローラは、１つ以上のリソース・コント
ローラの選択が可能な限りは、例えば選択信号にパリテ
ィ・エラーが存在するときは選択信号を禁止する。

【００２８】

【実施例】以下に示す本発明の実施例は、幾つかのバス
・マスタの１つによりシステム・バスへのアクセスを獲
得しおよび制御することに関して説明される。これは、
本発明がバス・マスタ動作に制限されることを意味する
ものではなく、任意の共通システム・リソースへのアク
セスに対して同様に適用可能である。即ち、本発明は、
一般に、リソースへのアクセスのためのリクエストがな
され、このアクセスがリソースに対してなされてよいこ
とを示すリソース・グラント信号が戻されるリソース・
マスタに適用される。

【００２９】図１において、バス・マスタは、バス・マ
スタ・コントローラ１０１，バス制御マスタ１０３，お
よびバス制御スレーブ１０５で構成される。他の２つの
バス・マスタ・コントローラ１０７および１０９が関係
するバス制御マスタとバス制御スレーブは図示していな
い。バス・リクエスト信号は、図示実施例のシリアルＯ
Ｒゲート１１０〜１１２により、バス・マスタ・コント
ローラの各々からのＲＥＱ信号をＯＲすることにより発
生される。ＯＲ機能のシリアル結合は、既存回路を変更
する必要なしにシステムのバス・マスタを更に付加する
ことを容易にする。

【００３０】バス・グラント信号はチェインの初めのバ
ス・マスタ・コントローラのＡＣＫ入力端子に結合され
る。その後、各々のバス・マスタ・コントローラのＰＡ
ＳＳ出力端子が次のバス・マスタ・コントローラに結合
される。

【００３１】装置がバスに対するアクセスを必要とする
ときは、そのバス制御マスタはそのバス・マスタ・コン
トローラにリクエスト信号ＭＲＱを供給する。バス・マ
スタ・コントローラ１０１がバスを獲得すると、このバ
ス・マスタ・コントローラ１０１はバス制御マスタに適
当な制御グランテッド信号を送出する。これは、バス・
マスタ・コントローラのローカル・クロックに同期され
、ローカル・クロックを関連するバス・マスタ・コント
ローラと共有するバス制御マスタに供給される。同期化
されたバス・グラント信号は、図中ＢＧ＊　で標識され
るが、遠隔リソースからのバス・グラント信号の消勢に
従ってクロック信号により消勢される。

【００３２】以上の説明はバス・アクセスのためのデイ
ジーチェイン・アービタに関してなされたが、実際のバ
ス制御についての以下の説明は特定の種類のアクセス・
リクエスト・アービタに限定されるものではなく、任意
の形態のシステム・リソース・アービトレーションに同
様に適用可能である。

【００３３】バス制御マスタおよびスレーブの詳細は、
ＤＭＡ装置がメモリ・システムにアクセスしてデータを
メモリに書き込むかメモリから読み出すかのいずれかを
行う動作として説明される。ＤＭＡ装置およびメモリを
他のシステム装置またはリソースで置き代えることがで
きる限りは、如何なる特定の動作も本発明の範囲を制限
するものではない。図２において、バス制御マスタ１０
３はＤＭＡ装置２０１をシステムバス２０５に結合する
。バス制御スレーブ１０５はシステム・バス２０５をメ
モリ・システム２０７に結合する。通常のシステムでは
多数のバス・マスタおよび多数のシステム・リソースが
存在するが、図２には唯１つのバス制御マスタおよびバ
ス制御スレーブが示してある。

【００３４】通常、ＤＭＡ装置はメモリに対するアドレ
スおよびアドレス指定された記憶場所に書き込まれるべ
きデータを供給する。読出し動作の場合には、アドレス
が供給され、そしてメモリから検索されたデータがＤＭ
Ａ装置によりラッチされる。

【００３５】バス制御マスタ１０３は、ＣＯＮＴＲＯＬ
　　ＧＲＡＮＴＥＤ信号を受信しているときは、先ず適
切なバス制御スレーブ、この場合はメモリ２０７用バス
制御スレーブ１０５を、そのアドレスをＤＭＡ装置２０
１からバス２０５に結合することによりアドレス指定す
る。バス制御スレーブ１０５の選択は、固有のスレーブ
・アドレスをバス２０５に与えると共に、スレーブ・ア
ドレスが活性であることを示す信号を供給するバス制御
マスタ１０３により実現される。バス２０５に結合され
る各々のバス制御スレーブは、デコーダ２１１を有する
。選択されたバス制御スレーブがその固有の装置アドレ
スを受信するときは、そのデコーダ２１１はスレーブ・
アドレス活性信号と共に、転送選択信号ＸＳＥＬを以下
に詳しく説明するバス制御スレーブの内部状態マシンに
供給する。

【００３６】このＸＳＥＬ信号は、ＤＭＡ装置２０１か
らメモリの記憶場所へのバス上のアドレス信号が有効で
あることを示している。書込み動作がＤＭＡ装置２０１
により行われるときは、バス上のＤＭＡ装置からの書込
みデータ信号も有効である。

【００３７】バス制御スレーブ１０５がバス制御マスタ
１０３からのＸＳＥＬ信号をバス制御スレーブ１０５の
ローカル・クロックに同期させると、バス制御スレーブ
１０５はその割り当てられた機能、通常はメモリ２０７
における読出しまたは書込み動作を実施する。バス制御
スレーブ１０５がその機能を完了すると、転送肯定応答
信号ＸＡＣＫをバス制御マスタ１０３に返送する。バス
制御マスタがＸＡＣＫ信号を受信すると、読出し動作が
進行中のときはバス２０５からデータ信号をラッチする
。

【００３８】書込み動作時には、バス制御スレーブ１０
５はアドレス・バス２０５からのアドレスをメモリ２０
７のアドレス入力端子に結合し、メモリ書込み信号を活
性化し、更にデータ信号をバス２０５からメモリ２０７
のデータ端子に結合する。データがメモリ２０７に転送
されているとき、または後の転送のためにバス制御スレ
ーブ１０５にラッチされているとき、バス制御スレーブ
はＸＡＣＫ信号を供給する。アドレスおよびデータ信号
は、バス制御マスタ１０３によりＤＭＡ装置２０１から
バス２０５に結合される。

【００３９】読出し動作時には、バス制御スレーブ１０
５は、ＤＭＡ装置２０１により供給され、バス制御スレ
ーブ１０５によりメモリ２０７に結合されたバス２０５
からのアドレス信号によりアドレス指定された記憶場所
でメモリからデータを検索する。ＸＡＣＫ信号はデータ
が用意されていることをバス制御マスタに示すものであ
る。バス制御マスタは、バス２０５からデータ信号をラ
ッチするか、またはＤＭＡ装置２０１にそれを実施させ
るように作用する。

【００４０】以上のサイクルが完了した後、バス制御マ
スタ１０３は、次のアドレスに書き込まれるべき他のデ
ータ・ワード、即ちメモリ・ワード・サイズに等しい１
組のビットを送出し、上記アドレスはＤＭＡ装置２０１
によりまたはバス制御マスタ１０３によりインクリメン
トされる。付加的なアービトレーションなしに逐次サイ
クルを使用することは、バーストと呼ばれる。高速バッ
ファードＤＭＡ装置は、通常は数サイクルのバーストに
わたってメモリをアクセスして逐次サイクル内に数個の
データワードを格納しまたは読み出す。低速装置は通常
１サイクルの間にメモリをアクセスして、単一のワード
を読出しまたは格納する。

【００４１】バス制御スレーブを制御する状態マシンを
図３に線図の形で示してあるが、当業者はこれから装置
を構成することができる。バス制御スレーブ状態マシン
で使用する信号は次のように与えられる。ＡＤＲＰＡＲ
：アドレス信号のパリティが正しい（ＡＤＲＰＡＲ′は
アドレスパリティエラーを示す。）ＢＧ＊　：同期化されたバス・グラント（この場合のソ
ースについては例えば関連出願を参照）ＤＡＴＰＡＲ：データのパリティが正しい。ＲＤＯＰ：読出し動作が実行されている。ＷＲＯＰ：書込み動作が実行されている。ＸＳＥＬ：活性バス制御マスタからの選択信号で、復号
アドレスにより生成された出力信号および「スレーブ・
アドレス活性」信号である。ＸＳＥＬ＊　：ローカル・バス制御スレーブ・クロック
に同期された選択信号。

【００４２】最後の信号、即ちＸＳＥＬ＊　は図４に示
したような回路により同期化される。このＸＳＥＬ信号
はデコーダから受信され、インバータ４０３およびＡＮ
Ｄゲート４０５に印加される。ＸＳＥＬ信号が存在しな
いときは、フリップフロップ４０１は他のフリップフロ
ップ４０７からのリセット出力信号によりリセットされ
る。ＸＳＥＬ信号がＡＮＤゲート４０５に印加されると
、フリップフロップ４０７のＤ入力が付勢され、そして
このフリップフロップは次のＣＬＫローカル・クロック
信号によりセットされる。（このＣＬＫ信号はバス制御
スレーブ内でのみ使用され、システム内の他の全てのク
ロックとは無関係である。）フリップフロップ４０７を
セットすると、ＸＳＥＬ＊　信号が発生される。

【００４３】図３において、初めの状態はＡ状態または
アイドル状態である。状態マシンはＸＳＥＬ＊　が不活
性であるか、アドレス・パリティ・チェックが有効でな
い（ＡＤＲＰＡＲ′）限りはＡ状態のままである。後者
の状態は、特定のバス制御スレーブが実際には選択され
てないこと、またはパリティ・エラーのため１つ以上の
バス制御スレーブが選択され得ることを意味するパリテ
ィ・エラーをアドレスが有するときは、バス制御スレー
ブ状態マシンがアイドル状態からはずれて移動できない
ようにする。

【００４４】ＸＳＥＬが受信された後、ＸＳＥＬ＊　信
号が第１ローカル・クロック信号において発生され、ま
たアドレスが正しい（ＡＤＲＰＡＲ）、即ちパリティエ
ラーがないときは、マシンはＩ状態に移行する。Ｉ状態
は３つの過渡状態の１つへの遷移を制御する中間状態で
ある。

【００４５】読出し動作が実行されているとき、即ちＲ
ＤＯＰ信号が活性のときは、マシンはＩ状態からＲ状態
に移り、Ｒ状態は読出しデータをバスにゲートし、直ち
にＢ状態に移る。

【００４６】書込み動作が実行されているときは、マシ
ンは、もしリソースへ書き込まれる予定のバスからのデ
ータが有効（ＤＡＴＰＡＲ）のとき、即ちパリティ・エ
ラーを持たないならばＷ状態に遷移する。バス上のデー
タはラッチされ、マシンは直ちにＢ状態に遷移する。

【００４７】書込み動作が実行されており、またバスデ
ータが有効でない（ＤＡＴＰＡＲ′）ときは、マシンは
Ｅ状態に遷移し、この状態ではバスからのデータはラッ
チされないが、データ・パリティ・エラー信号が発生さ
れる。このエラー信号がシステムにより用いられ、必要
に応じて診断または復元手順が開始される。これらのエ
ラー信号は更に活性バス制御マスタに供給される。Ｅ状
態からマシンは直ちにＢ状態に遷移する。

【００４８】Ｂ状態においては、マシンはＸＡＣＫ信号
を活性バス制御マスタに発生する。ここで説明する信号
の関係を図８に示す。図８（Ｃ）はバス２０５上の読取
りデータの信号を示す図である。信号の斜線部分は、バ
ス上のデータが有効でないことを示している。図８（Ｅ
）は、Ｂ状態で発生され、バス上の読出しデータが有効
であることを示すＸＡＣＫ信号を示す図である。

【００４９】書込み動作時に、ＸＡＣＫ信号は、バス制
御マスタに、書込みデータがバスからラッチされている
ことを示す。データ・エラー信号は、動作がうまくいか
なかったことを示すことになる。

【００５０】バス制御スレーブがその動作を完了したと
き、ＸＡＣＫ信号が消勢される。バス制御スレーブ状態
マシンはＢ状態のままであるが、ＸＳＥＬ＊　は活性で
ある。ＸＳＥＬ＊　信号は、ＸＳＥＬ信号が消勢された
後の第１ローカル・クロックまで活性状態を継続する。これは図４に示される。ＸＳＥＬ信号が消勢されると、
インバータ４０３からの出力信号は、ＡＮＤゲート４０
５をディスエーブルするフリップフロップ４０１をセッ
トする。次のクロック信号が生じると、フリップフロッ
プ４０７がリセットされ、ＸＳＥＬ＊　信号を終了させ
る。フリップフロップ４０１は、次のローカル・クロッ
ク信号ＣＬＫの前に、他のＸＳＥＬがＸＳＥＬ＊　信号
を活性に保つことが生じると、これを阻止する。

【００５１】この回路は、他のＸＳＥＬ信号が同じバス
制御スレーブにより応答可能にされ得る前に、図３の状
態マシンがＡ状態に復帰することを保証する。

【００５２】バス制御マスタに対する状態マシンは図５
に示してある。その動作は、関連出願のアービトレーシ
ョン論理のＣ状態から遷移されるＤ状態で始まる。ＸＡ
ＣＫ＊　信号が活性のときは、バス制御マスタ状態マシ
ンはＤ状態のままである。バス制御スレーブからのＸＡ
ＣＫ信号は、バス制御スレーブが前活性サイクルからな
お活性状態にあることを示している。

【００５３】ＸＡＣＫ＊　信号は、他のローカル・クロ
ックと同様に、他の任意のクロックとは独立であり、バ
ス制御マスタのみに使用されるバス制御マスタのローカ
ル・クロックと同期されたＸＡＣＫである。図７の回路
は、バス制御スレーブからのＸＡＣＫ信号からのＸＡＣ
Ｋ＊　信号を発生するものである。

【００５４】バス制御スレーブからのＸＡＣＫ信号は、
読出しデータがバス上で有効であるか、書込みデータが
バスからラッチされていることを示す。バス制御マスタ
では、ＸＡＣＫ信号がインバータ７０３およびＡＮＤゲ
ート７１１に印加される。回路は、フリップフロップ７
０９のセットおよびリセット信号がバス制御マスタ状態
マシンのある状態の間にのみゲートされることを除くと
、図４のものと同様に動作する。フリップフロップ７０
９は、フリップフロップ７１５がセットされたとき、状
態マシンがＤ状態にあるときにセットされる。ＸＡＣＫ
信号が受信されると、ＡＮＤゲート７１１が活性化され
、これにより次のローカル・クロック信号はフリップフ
ロップ７１５をセットし、ＸＡＣＫ＊　信号を発生する
。

【００５５】ＸＡＣＫ信号が消勢されると、バス制御マ
スタ状態マシンがＤ状態，Ｆ状態，またはＧ状態にある
ときは、フリップフロップ７０９がＡＮＤゲート７０７
を通してリセットされる。これはＡＮＤゲート７１１を
ディスエーブルし、これにより次のローカル・クロック
信号はフリップフロップ７１５をリセットし、ＸＡＣＫ
＊　信号をしゃ断する。以下に示すバス制御マスタ状態
マシンの説明から明らかなように、ＸＡＣＫ＊　のホー
ルド・オフはバス制御マスタ状態マシンが安定状態に戻
ることを許容し、このマシンが前のサイクルからのＸＡ
ＣＫ信号に応答することを阻止する。

【００５６】図５の状態マシンにおいては、バス・マス
タがバースト・モードで動作しようとするとき、即ち、
バス・マスタが１サイクル以上にわたってバスを制御し
て幾つかのデータ・ワードを転送するときは、ＬＯＣＫ
信号がオンされる。更に、このバースト・モードは信号
ＡＤＲＩＮＣをセットして、Ｄ状態が開始されるときデ
ータのアドレスをインクリメントさせる。動作が書込み
機能のときは、ＷＲＯＰ信号はＰＡＲＡＣＴ信号を活性
化する。これらの信号はバス制御マスタの適切な動作に
対しては補助的なものであり、またそれ自身は本発明の
一部を形成するものではない。

【００５７】ＸＡＣＫ＊　はバースト・モードで消勢さ
れるときは（単一サイクル動作に対しては、このＸＡＣ
Ｋ＊　は既に消勢されているかまたは少しも活性化され
てない）、バス制御マスタ状態マシンは待機状態である
Ｅ状態に遷移する。マシンは、ＸＡＣＫ＊　信号もＴＭ
ＯＵＴ信号も活性でない限りはＥ状態のままである。Ｔ
ＭＯＵＴは、ＸＡＣＫ信号が受信されないときにＸＳＥ
Ｌ信号がバス制御マスタにより発生された後、所定時間
期間にわたって活性化される信号である。これは、ＸＡ
ＣＫ信号が受信されないとき、例えば、アドレス・パリ
ティが正しくないかまたはバス制御スレーブが選択され
ないか、または選択されたバススレーブが性能低下して
いるときロック・アップを防止する。

【００５８】ＸＡＣＫ＊　信号の活性化は、ＴＭＯＵＴ
信号が活性化されないとき、またエラーが存在しないと
き、即ちＮＯＥＲＲ信号が活性のときマシンをＦ状態に
遷移させる。

【００５９】Ｆ状態は、読出し動作が実行されていると
き読出しデータがバスからラッチされる作動状態である
。

【００６０】図６はＸＳＥＬ信号を発生する回路構成図
である。如何なるＸＡＣＫ信号も活性でないときは（正
常状態）、インバータ６０１は、ＡＮＤゲート６０３を
付勢する活性出力信号を供給する。このＡＮＤゲート６
０３は、バス制御マスタ状態マシンがＤ状態にあるとき
、フリップフロップ６０９をセットするように付勢され
る。フリップフロップ６０９がセットされると、ＸＳＥ
Ｌ信号がＡＮＤゲート６１１により供給され、一方バス
制御マスタ状態マシンはＯＲゲート６０７を介してＤ状
態，Ｅ状態，またはＨ状態にある。

【００６１】図８に示したように、ＸＳＥＬ信号（図８
（Ａ））は、バス上のアドレス信号が有効であることを
示している。書込み動作のときは、書込みデータ（図８
（Ｄ））も有効である。（既に示したように、信号の斜
線部分は、データが有効でないことを示している。）Ｘ
ＡＣＫ＊　信号の消勢およびＬＯＣＫ信号の欠如は、バ
ス制御マスタ状態マシンを関連特許出願に示したアービ
トレーション論理の初期状態であるＡ状態に遷移させる
。

【００６２】ＬＯＣＫ信号がＦ状態で活性の場合、読出
し動作が実行されているときはマシンはＤ状態に移行し
、これによりバス制御マスタはアービトレーション・プ
ロセスを介することなしに次のサイクルをとる。書込み
動作が実行されているときは、マシンは過渡的なＧ状態
を介してＤ状態に遷移する。Ｇ状態では、書込みデータ
がバスに印加するため予め取り出される。ＡＤＲＩＮＣ
信号が活性のときは、書込みデータ・アドレスはインク
リメントされる。

【００６３】以上のプロセスは、ＬＯＣＫ信号が活性の
ときに反復される。ＬＯＣＫ信号が外部からリモート・
リソースに供給され、他のアービトレーションを禁止す
る。

【００６４】ＸＡＣＫ＊　が活性のときＥ状態から、タ
イムアウト信号ＴＭＯＵＴまたはエラー信号（ＥＲＲ）
は状態マシンをＨ状態に遷移させる。ここで、エラー信
号ＥＲＲＯＲはバス制御スレーブからの書込み動作時の
バス制御スレーブまたはデータ・パリティ・エラーから
のアドレス・パリティ・エラー信号である。アドレス・
パリティ・エラーとは、１つ以上のバス制御スレーブが
応答していること、即ちＸＡＣＫ＊　信号が１つ以上の
バス制御スレーブから受信されていることを意味する。

【００６５】Ｈ状態も、ＸＡＣＫ，ＴＭＯＵＴ，および
ＬＯＣＫ信号が全て活性のときＤ状態から開始される。

【００６６】このＨ状態は、次のサイクルがアービトレ
ートされるようにＬＯＣＫ信号を消勢する。ＢＧ＊　信
号が活性のままのとき、バス制御マスタ状態マシンはＦ
状態に移行し、この状態は状態ＬＯＣＫ′が活性なので
Ａ状態に遷移する。

【００６７】図６は、Ｄ，Ｅ，およびＨ状態の間にＸＳ
ＥＬ信号が活性のままであることを示すものである。こ
れは、しかし、Ｆ状態でしゃ断される。このことは、動
作が完了しており、またＸＡＣＫ信号を消勢しようとし
ていることをバス制御スレーブに示す。また、これは、
バス制御マスタおよびスレーブがそれらの動作を完了し
た直後にバスを解放する。これは更に、ＸＡＣＫ信号が
消勢されるまでフリップフロップ６０９の設定を延期す
る。これは、前のサイクルからのＸＡＣＫ信号が、バス
制御スレーブ動作が完了したことをシグナルするまでバ
ースト・モードの次のサイクルがＸＳＥＬ信号を停止さ
せることを阻止する。

【００６８】

【発明の効果】以上説明したように、本発明によれば、
複数のバス制御マスタおよびバス制御スレーブは非同期
に動作可能になり、また制御信号のトレイリング・エッ
ジをローカル・クロックに同期させることなしにバスを
容易に解放することができ、更に速度が変化するバス制
御マスタおよびバス制御スレーブを同じバス上で動作さ
せ得る効果がある。

【図面の簡単な説明】

【図１】デイジーチェイン・リソース獲得システムを示
すブロック図である。

【図２】本発明が有用な通常のバス制御マスタおよびバ
ス制御スレーブを示すブロック図である。

【図３】本発明によるバス制御マスタおよびバス制御ス
レーブの機能を順序づけるバス制御スレーブ状態マシン
を示す状態図である。

【図４】本発明によるバス制御スレーブに対する非同期
ロックアウト回路の論理図である。

【図５】本発明によるバス制御マスタおよびバス制御ス
レーブの機能を順序づけるバス制御マスタ状態マシンの
状態図である。

【図６】本発明によるバス制御マスタの非同期ＸＳＥＬ
回路を示す論理図である。

【図７】本発明によるバス制御マスタに対する非同期ロ
ックアウト回路を示す論理図である。

【図８】本発明によるシステムの動作時に生じるある信
号間の関係を示すグラフである。

【符号の説明】

１０１，１０７，１０９　　バス・マスタコントローラ
１０３　　バス制御マスタ１０５　　バス制御スレーブ２０１　　ＤＭＡ装置２０５　　バス２０７　　メモリ２１１　　デコーダ４０１，４０７，７０９，７１５　　フリップフロップ
４０５，７１１　　ＡＮＤゲート７０３　　インバータ

Claims

【特許請求の範囲】

【請求項１】システム・リソース手段を利用できる装置
手段による、前記システム・リソース手段に対するアク
セスを制御するアクセス制御手段と、このアクセス制御
手段の速度とは異なる速度で動作し、前記システム・リ
ソース手段を制御するリソース制御手段と、前記アクセ
ス制御手段内に設けられ、選択信号を供給して前記リソ
ース制御手段の特定のものを活性化する手段と、活性化
されたリソース制御手段内において前記選択信号に応答
してローカル選択信号を発生する手段と、前記活性化さ
れたリソース制御手段内において前記ローカル選択信号
に応答して関係するリソース手段を利用するように前記
装置手段を結合する手段と、前記アクセス制御手段内に
設けられ、装置手段の利用プロセスが完了したときに前
記選択信号を不活性化する手段と、前記活性化されたリ
ソース制御手段内において、この活性化されたリソース
制御手段が安定状態をとるまで前記ローカル選択信号の
不活性化を遅延させる手段とを備えるバス制御システム
。
【請求項２】前記活性化されたリソース制御手段内にお
いて、関連するリソース手段が利用されることを示す肯
定応答信号を供給する手段と、前記アクセス制御手段内
に設けられ、前記肯定応答信号に応じてローカル肯定応
答信号を発生する手段と、前記活性化されたリソース制
御手段内において、関連するリソース手段の利用プロセ
スが完了するとき前記肯定応答信号を不活性化する手段
と、前記アクセス制御手段内に設けられ、前記アクセス
制御手段が安定状態をとるまで前記ローカル肯定応答信
号の不活性化を遅延させる手段とを更に備える請求項１
記載のバス制御システム。
【請求項３】前記アクセス制御手段内に設けられ、肯定
応答信号が受信されない場合に所定期間の後、前記選択
信号を不活性化する手段を更に備える請求項２記載のバ
ス制御システム。
【請求項４】前記アクセス制御手段内に設けられ、前記
リソース制御手段のうちの特定のものの選択時のエラー
が検出されたとき前記選択信号を禁止する手段を更に備
える請求項２記載のバス制御システム。
【請求項５】リソース手段との通信のためのバスへのア
クセスを制御するバス制御マスタ手段と、このバス制御
マスタ手段からの選択信号に応じてリソース手段を制御
するバス制御スレーブ手段と、前記バス制御スレーブ手
段内に設けられ、前記リソース手段とのデータ通信が実
施されることを示す信号を供給する手段と、前記バス制
御スレーブ手段内に設けられ、前記リソース手段との通
信が完了したとき前記供給信号を非同期的に終了させる
手段と、前記バス制御マスタ手段内に設けられ、前記バ
ス制御マスタ手段が初期化されるまで供給信号を保持す
る手段を備えるバス制御システム。
【請求項６】前記バス制御マスタ手段内に設けられ、１
つ以上のバス制御スレーブ・マスタが選択されたとき前
記選択信号を禁止する手段を更に備える請求項１記載の
バス制御システム。
【請求項７】所定期間内にバス制御スレーブ手段により
信号が供給されないとき前記選択信号を終了させる手段
を更に備える請求項１記載のバス制御システム。
【請求項８】前記バス制御マスタ手段内に設けられ、供
給信号が消勢されたとき前記選択信号を終了させる手段
と、前記バス制御スレーブ手段内に設けられ、前記バス
制御スレーブ手段が初期化されるまで選択信号を保持す
る手段とを更に含む請求項１記載のバス制御システム。