JPH06187256A - バストレース機構 - Google Patents
バストレース機構Info
- Publication number
- JPH06187256A JPH06187256A JP4338576A JP33857692A JPH06187256A JP H06187256 A JPH06187256 A JP H06187256A JP 4338576 A JP4338576 A JP 4338576A JP 33857692 A JP33857692 A JP 33857692A JP H06187256 A JPH06187256 A JP H06187256A
- Authority
- JP
- Japan
- Prior art keywords
- trace
- bus
- value
- circuit
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 障害解析に必要性が乏しいデータを採用しな
いようにして、障害発生が頻繁に起こるバスの高負荷時
のバス情報を得る。 【構成】 演算処理装置１０と入出力装置３０と同４０
の各装置が、それぞれ順番にバス要求線６１を介してバ
ス要求信号をバストレース機構５０内の調停回路５３に
送信したとする。調停回路は、バス要求信号の受信をそ
の度毎にカウンター５４に通知する。カウンターは、カ
ウント値をインクリメントし、その結果を比較回路５５
に通知する。また、カウンターは、計時回路５７からリ
セット信号を受信すると、カウント値をリセットする。
比較回路は、予め決められた数値と、カウンターから受
信したカウント値を比較する。その結果、予め決められ
た数値以上の場合は、トレース制御回路５２にトレース
許可を指示し、予め決められた数値未満の場合は、トレ
ース不許可を指示する。
いようにして、障害発生が頻繁に起こるバスの高負荷時
のバス情報を得る。 【構成】 演算処理装置１０と入出力装置３０と同４０
の各装置が、それぞれ順番にバス要求線６１を介してバ
ス要求信号をバストレース機構５０内の調停回路５３に
送信したとする。調停回路は、バス要求信号の受信をそ
の度毎にカウンター５４に通知する。カウンターは、カ
ウント値をインクリメントし、その結果を比較回路５５
に通知する。また、カウンターは、計時回路５７からリ
セット信号を受信すると、カウント値をリセットする。
比較回路は、予め決められた数値と、カウンターから受
信したカウント値を比較する。その結果、予め決められ
た数値以上の場合は、トレース制御回路５２にトレース
許可を指示し、予め決められた数値未満の場合は、トレ
ース不許可を指示する。
Description
【０００１】
【産業上の利用分野】本発明は、データ処理システムに
関し、特にデータ処理システム内で発生する障害の動作
解析に必要なトレース情報を得ることができるバストレ
ース機構に関する。
関し、特にデータ処理システム内で発生する障害の動作
解析に必要なトレース情報を得ることができるバストレ
ース機構に関する。
【０００２】
【従来の技術】一般に、データ処理システムにおいて、
演算処理装置や入出力装置などの各種の処理装置と主記
憶装置は、バスを介して接続されており、また各装置間
でのデータ転送もバスを介して行われている。この種の
従来の技術の文献としては、特開平１−２８６０６２号
公報、特開昭６３−６４１３６号公報、特開昭６４−８
８８５６号公報、特開昭６３−３０５４３７号公報、特
開昭６３−１６３９３５号公報、特開平１−１３４５４
１号公報、特開平１−２９７７４７号公報等を挙げるこ
とができる。
演算処理装置や入出力装置などの各種の処理装置と主記
憶装置は、バスを介して接続されており、また各装置間
でのデータ転送もバスを介して行われている。この種の
従来の技術の文献としては、特開平１−２８６０６２号
公報、特開昭６３−６４１３６号公報、特開昭６４−８
８８５６号公報、特開昭６３−３０５４３７号公報、特
開昭６３−１６３９３５号公報、特開平１−１３４５４
１号公報、特開平１−２９７７４７号公報等を挙げるこ
とができる。
【０００３】このようなデータ処理システムでは、障害
が発生した時の解析データとして利用するために、シス
テム動作に伴いバス上に出現するアドレスやデータなど
のバス情報を動作履歴として逐一記録していくトレース
機構が設置されている。そしてこのトレース機構内に
は、トレースメモリとトレースメモリへの書き込み／読
み出しを制御するトレース制御回路等を備えている。
が発生した時の解析データとして利用するために、シス
テム動作に伴いバス上に出現するアドレスやデータなど
のバス情報を動作履歴として逐一記録していくトレース
機構が設置されている。そしてこのトレース機構内に
は、トレースメモリとトレースメモリへの書き込み／読
み出しを制御するトレース制御回路等を備えている。
【０００４】通常、このようなトレース機構では、バス
情報を逐一記録していくため、トレースメモリの容量上
の制約から、古いバス情報は、新たなバス情報の上書き
によって消去されてしまい、トレースメモリの容量分の
最新のバス情報だけが常に保存されるようになってい
る。
情報を逐一記録していくため、トレースメモリの容量上
の制約から、古いバス情報は、新たなバス情報の上書き
によって消去されてしまい、トレースメモリの容量分の
最新のバス情報だけが常に保存されるようになってい
る。
【０００５】
【発明が解決しようとする課題】上述した従来のバスト
レース機構では、バス情報を逐一記録するので、障害発
生後の解析にあまり必要でないバス情報も記録してしま
い、障害解析に多くの時間を要してしまう。
レース機構では、バス情報を逐一記録するので、障害発
生後の解析にあまり必要でないバス情報も記録してしま
い、障害解析に多くの時間を要してしまう。
【０００６】また障害が発生した後障害解析のために必
要なバス情報を得るために、トレース機構内のトレース
メモリからバス情報を読み出すとき、障害発生から読み
出しまでの間隔が長いと、その間のバスアクセスにより
障害発生時のバス情報が上書きによって消されてしま
い、障害時の動作解析に必要なバス情報を得ることが出
来ないという問題点がある。
要なバス情報を得るために、トレース機構内のトレース
メモリからバス情報を読み出すとき、障害発生から読み
出しまでの間隔が長いと、その間のバスアクセスにより
障害発生時のバス情報が上書きによって消されてしま
い、障害時の動作解析に必要なバス情報を得ることが出
来ないという問題点がある。
【０００７】そこで、本発明は、前記従来の技術の欠点
を改良して、障害解析に必要性が乏しいデータを採用し
ないようにして、障害発生が頻繁に起こるバスの高負荷
時のバス情報を得ようとするものである。
を改良して、障害解析に必要性が乏しいデータを採用し
ないようにして、障害発生が頻繁に起こるバスの高負荷
時のバス情報を得ようとするものである。
【０００８】
【課題を解決するための手段】本発明は、前記課題を解
決するために、次の各バストレース機構を構成する。
決するために、次の各バストレース機構を構成する。
【０００９】（１）演算処理装置と記憶装置と入出力装
置がバスを介して接続されるデータ処理システム内に設
置され、バス上の転送サイクルをトレースメモリに記録
するトレース機構であって、前記各装置からのバス要求
信号を入力しバス使用権の調停を行う調停回路と、トレ
ース開始・停止を制御し、該トレースメモリのアドレス
管理を行うトレース制御回路と、一定時間内に前記調停
回路に入力されたバス要求信号の要求数をカウントする
カウンターと、一定時間毎に前記カウンターにリセット
信号を送る計時回路と、前記カウンターの値が予め決め
られた数値以上であると、トレース許可を前記トレース
制御回路に指示し、決められた数値未満であるとトレー
ス不許可を指示する比較回路と、バス上のエラーを検出
すると、トレース停止を前記トレース制御回路に指示す
るエラー検出回路を備えたバストレース機構。
置がバスを介して接続されるデータ処理システム内に設
置され、バス上の転送サイクルをトレースメモリに記録
するトレース機構であって、前記各装置からのバス要求
信号を入力しバス使用権の調停を行う調停回路と、トレ
ース開始・停止を制御し、該トレースメモリのアドレス
管理を行うトレース制御回路と、一定時間内に前記調停
回路に入力されたバス要求信号の要求数をカウントする
カウンターと、一定時間毎に前記カウンターにリセット
信号を送る計時回路と、前記カウンターの値が予め決め
られた数値以上であると、トレース許可を前記トレース
制御回路に指示し、決められた数値未満であるとトレー
ス不許可を指示する比較回路と、バス上のエラーを検出
すると、トレース停止を前記トレース制御回路に指示す
るエラー検出回路を備えたバストレース機構。
【００１０】（２）前記バストレース機構内に、ＤＩＰ
スウィッチを備え、前記カウンターの値が前記ＤＩＰス
ウィッチで設定された数値以上であると、トレース許可
を前記トレース制御回路に指示し、設定された数値未満
であるとトレース不許可を指示する比較回路を備えた前
記（１）記載のバストレース機構。
スウィッチを備え、前記カウンターの値が前記ＤＩＰス
ウィッチで設定された数値以上であると、トレース許可
を前記トレース制御回路に指示し、設定された数値未満
であるとトレース不許可を指示する比較回路を備えた前
記（１）記載のバストレース機構。
【００１１】（３）前記バストレース機構内に、書き換
え可能なレジスタを備え、前記カウンターの値が前記レ
ジスタで設定された数値以上であると、トレース許可を
前記トレース制御回路に指示し、設定された数値未満で
あるとトレース不許可を指示する比較回路を備えた前記
（１）記載のバストレース機構。
え可能なレジスタを備え、前記カウンターの値が前記レ
ジスタで設定された数値以上であると、トレース許可を
前記トレース制御回路に指示し、設定された数値未満で
あるとトレース不許可を指示する比較回路を備えた前記
（１）記載のバストレース機構。
【００１２】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１３】図１は、請求項１記載の本発明の一実施例
である。
である。
【００１４】説明をより具体的にするために、このバス
トレース機構は、１ｍｓ以内に各装置からバス要求信号
（ここでは３本のバス要求信号とする）を入力すると、
バストレースを開始することにする。
トレース機構は、１ｍｓ以内に各装置からバス要求信号
（ここでは３本のバス要求信号とする）を入力すると、
バストレースを開始することにする。
【００１５】演算処理装置（以下ＥＰＵと記す）１０と
入出力装置Ａ（以下ＩＯ−Ａ）３０と入出力装置Ｂ（以
下ＩＯ−Ｂ）４０の各装置が、それぞれ順番にバス要求
線６１を介してバス要求信号をバストレース機構５０内
の調停回路５３に送信したとする。２０は、記憶装置で
ある。調停回路５３は、バス要求信号を受信したことを
その度毎にカウンター５４に通知する。カウンター５４
は、カウント値をインクリメントし、その結果を比較回
路５５に通知する。また、カウンター５４は、計時回路
５７からリセット信号を受信すると、カウント値をリセ
ットする。比較回路５５は、予め決められた数値（ここ
では“３”）と、カウンター５４から受信したカウント
値を比較する。その結果、予め決められた数値以上であ
った場合は、トレース制御回路５２にトレース許可の指
示を行い、予め決められた数値未満であった場合は、ト
レース不許可の指示を出す。トレース開始指示を受けた
トレース制御回路５２は、バス６０上の転送サイクル
を、ここではＥＰＵ１０の転送サイクル・ＩＯ−Ａ３０
の転送サイクル・ＩＯ−Ｂ４０の転送サイクルと順番に
トレースメモリ５１に記録する。その後、またはその途
中で、バス６０上にエラーが発生した時は、バスのエラ
ー検出回路５６によってエラーが検出され、エラー検出
回路５６は、トレース制御回路５２にトレース停止の指
示を行う。トレース停止の指示を受けたトレース制御回
路５２は、次回からのバス６０上の転送サイクルをトレ
ースメモリ５１に記録しない。
入出力装置Ａ（以下ＩＯ−Ａ）３０と入出力装置Ｂ（以
下ＩＯ−Ｂ）４０の各装置が、それぞれ順番にバス要求
線６１を介してバス要求信号をバストレース機構５０内
の調停回路５３に送信したとする。２０は、記憶装置で
ある。調停回路５３は、バス要求信号を受信したことを
その度毎にカウンター５４に通知する。カウンター５４
は、カウント値をインクリメントし、その結果を比較回
路５５に通知する。また、カウンター５４は、計時回路
５７からリセット信号を受信すると、カウント値をリセ
ットする。比較回路５５は、予め決められた数値（ここ
では“３”）と、カウンター５４から受信したカウント
値を比較する。その結果、予め決められた数値以上であ
った場合は、トレース制御回路５２にトレース許可の指
示を行い、予め決められた数値未満であった場合は、ト
レース不許可の指示を出す。トレース開始指示を受けた
トレース制御回路５２は、バス６０上の転送サイクル
を、ここではＥＰＵ１０の転送サイクル・ＩＯ−Ａ３０
の転送サイクル・ＩＯ−Ｂ４０の転送サイクルと順番に
トレースメモリ５１に記録する。その後、またはその途
中で、バス６０上にエラーが発生した時は、バスのエラ
ー検出回路５６によってエラーが検出され、エラー検出
回路５６は、トレース制御回路５２にトレース停止の指
示を行う。トレース停止の指示を受けたトレース制御回
路５２は、次回からのバス６０上の転送サイクルをトレ
ースメモリ５１に記録しない。
【００１６】図２は、請求項２記載の本発明の一実施例
である。
である。
【００１７】前記請求項１記載の本発明の実施例のなか
で、比較回路５５は、ＤＩＰスウィッチ５８に設定され
た値と、カウンター５４から受信したカウント値とを比
較し、ＤＩＰスウィッチ５８に設定された値以上であっ
た場合は、トレース制御回路５２にトレース許可の指示
を行い、設定された数値未満であった場合はトレース不
許可の指示を出す。
で、比較回路５５は、ＤＩＰスウィッチ５８に設定され
た値と、カウンター５４から受信したカウント値とを比
較し、ＤＩＰスウィッチ５８に設定された値以上であっ
た場合は、トレース制御回路５２にトレース許可の指示
を行い、設定された数値未満であった場合はトレース不
許可の指示を出す。
【００１８】図３は、請求項３記載の本発明の一実施例
である。
である。
【００１９】前記請求項１記載の本発明の実施例のなか
で、比較回路５５は、外部から設定出来るレジスタ５９
に格納された値と、カウンター５４から受信したカウン
ト値とを比較し、レジスタ５９に格納された値以上であ
った場合は、トレース制御回路５２にトレース許可の指
示を行い、格納された数値未満であった場合はトレース
不許可の指示を出す。
で、比較回路５５は、外部から設定出来るレジスタ５９
に格納された値と、カウンター５４から受信したカウン
ト値とを比較し、レジスタ５９に格納された値以上であ
った場合は、トレース制御回路５２にトレース許可の指
示を行い、格納された数値未満であった場合はトレース
不許可の指示を出す。
【００２０】また、エラー検出後にトレースメモリ５１
の内容を読み出して、必要な情報が格納されていない時
などは、レジスタ５９の値を再度設定し直して実施す
る。
の内容を読み出して、必要な情報が格納されていない時
などは、レジスタ５９の値を再度設定し直して実施す
る。
【００２１】
【発明の効果】以上説明したように本発明は、バスアク
セスの要求が一定時間内で決められた以上の要求があっ
たことが識別出来、その決められた値を境にバストレー
スの許可を指示するので、高負荷時のバスアクセス状況
のみがトレース上に残り、障害発生が頻繁に起こるバス
の高負荷時のバス情報を得ることが出来る。そのため障
害解析にあまり必要でないデータをとらないので、解析
が容易に出来る。
セスの要求が一定時間内で決められた以上の要求があっ
たことが識別出来、その決められた値を境にバストレー
スの許可を指示するので、高負荷時のバスアクセス状況
のみがトレース上に残り、障害発生が頻繁に起こるバス
の高負荷時のバス情報を得ることが出来る。そのため障
害解析にあまり必要でないデータをとらないので、解析
が容易に出来る。
【００２２】またトレース開始を指示する高負荷の度合
を自由に設定することが出来るため、調査目的に応じて
転送サイクル情報を調べることが出来る。
を自由に設定することが出来るため、調査目的に応じて
転送サイクル情報を調べることが出来る。
【図１】請求項１記載の本発明の一実施例である。
【図２】請求項２記載の本発明の一実施例である。
【図３】請求項３記載の本発明の一実施例である。
１０ 演算処理装置（ＥＰＵ） ２０ 記憶装置 ３０ 入出力装置Ａ（ＩＯ−Ａ） ４０ 入出力装置Ｂ（Ｉ０−Ｂ） ５０ バストレース機構 ５１ トレースメモリ ５２ トレース制御回路 ５３ 調停回路 ５４ カウンター ５５ 比較回路 ５６ エラー検出回路 ５７ 計時回路 ５８ ＤＩＰスウィッチ ５９ レジスタ ６０ バス ６１ バス要求線
Claims (3)
- 【請求項１】 演算処理装置と記憶装置と入出力装置が
バスを介して接続されるデータ処理システム内に設置さ
れ、バス上の転送サイクルをトレースメモリに記録する
トレース機構であって、 前記各装置からのバス要求信号を入力しバス使用権の調
停を行う調停回路と、 トレース開始・停止を制御し、該トレースメモリのアド
レス管理を行うトレース制御回路と、 一定時間内に前記調停回路に入力されたバス要求信号の
要求数をカウントするカウンターと、 一定時間毎に前記カウンターにリセット信号を送る計時
回路と、 前記カウンターの値が予め決められた数値以上である
と、トレース許可を前記トレース制御回路に指示し、決
められた数値未満であるとトレース不許可を指示する比
較回路と、 バス上のエラーを検出すると、トレース停止を前記トレ
ース制御回路に指示するエラー検出回路を備えたバスト
レース機構。 - 【請求項２】 前記バストレース機構内に、ＤＩＰスウ
ィッチを備え、前記カウンターの値が前記ＤＩＰスウィ
ッチで設定された数値以上であると、トレース許可を前
記トレース制御回路に指示し、設定された数値未満であ
るとトレース不許可を指示する比較回路を備えた請求項
１記載のバストレース機構。 - 【請求項３】 前記バストレース機構内に、書き換え可
能なレジスタを備え、前記カウンターの値が前記レジス
タで設定された数値以上であると、トレース許可を前記
トレース制御回路に指示し、設定された数値未満である
とトレース不許可を指示する比較回路を備えた請求項１
記載のバストレース機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338576A JPH0750452B2 (ja) | 1992-12-18 | 1992-12-18 | バストレース機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4338576A JPH0750452B2 (ja) | 1992-12-18 | 1992-12-18 | バストレース機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06187256A true JPH06187256A (ja) | 1994-07-08 |
| JPH0750452B2 JPH0750452B2 (ja) | 1995-05-31 |
Family
ID=18319478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4338576A Expired - Lifetime JPH0750452B2 (ja) | 1992-12-18 | 1992-12-18 | バストレース機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0750452B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689636A (en) * | 1993-09-28 | 1997-11-18 | Siemens Aktiengesellschaft | Tracer system for error analysis in running real-time systems |
| KR100343765B1 (ko) * | 1998-10-20 | 2002-07-20 | 마쯔시다덴기산교 가부시키가이샤 | 신호처리장치 |
| US6484243B1 (en) | 1998-09-18 | 2002-11-19 | Matsushita Electric Industrial Co., Ltd. | Shared memory tracing apparatus |
| US6543009B1 (en) | 1998-10-20 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | Signal processing apparatus |
| JP2008041089A (ja) * | 2006-08-01 | 2008-02-21 | Internatl Business Mach Corp <Ibm> | パフォーマンス・モニタリングを提供するメモリ・システム・方法 |
-
1992
- 1992-12-18 JP JP4338576A patent/JPH0750452B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689636A (en) * | 1993-09-28 | 1997-11-18 | Siemens Aktiengesellschaft | Tracer system for error analysis in running real-time systems |
| US6484243B1 (en) | 1998-09-18 | 2002-11-19 | Matsushita Electric Industrial Co., Ltd. | Shared memory tracing apparatus |
| KR100343765B1 (ko) * | 1998-10-20 | 2002-07-20 | 마쯔시다덴기산교 가부시키가이샤 | 신호처리장치 |
| US6473841B1 (en) | 1998-10-20 | 2002-10-29 | Matsushita Electric Industrial Co., Ltd. | Signal processing apparatus with memory access history storage |
| US6543009B1 (en) | 1998-10-20 | 2003-04-01 | Matsushita Electric Industrial Co., Ltd. | Signal processing apparatus |
| JP2008041089A (ja) * | 2006-08-01 | 2008-02-21 | Internatl Business Mach Corp <Ibm> | パフォーマンス・モニタリングを提供するメモリ・システム・方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0750452B2 (ja) | 1995-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6678777B2 (en) | Integrated real-time performance monitoring facility | |
| KR950001420B1 (ko) | 테이나 전송의 재시행을 실행하는 마이크로 프로세서 | |
| JPH05158746A (ja) | ウォッチ・ドック・タイマ回路 | |
| RU1792540C (ru) | Многопроцессорна вычислительна система | |
| WO2000023895A1 (en) | Signal processing apparatus with memory access history storage | |
| US6088421A (en) | Method and apparatus for providing scaled ratio counters to obtain agent profiles | |
| JPH06187256A (ja) | バストレース機構 | |
| CN117076183B (zh) | 一种错误上报方法、片上系统、计算机设备及存储介质 | |
| SU1541618A1 (ru) | Устройство дл контрол выполнени программ | |
| JPS5845050B2 (ja) | バス集中監視方式 | |
| JPH07230432A (ja) | 計算装置 | |
| JPS6020250A (ja) | プログラムデイレイトレ−ス方式 | |
| JPS64734B2 (ja) | ||
| JPH05173939A (ja) | マルチマイクロプロセッサシステムの障害保守方式 | |
| SU1231507A1 (ru) | Устройство дл обмена информацией двух электронно-вычислительных машин | |
| JP3630523B2 (ja) | バス転送処理システム | |
| JPH03119449A (ja) | 計算装置 | |
| JPH05257831A (ja) | 入出力処理装置 | |
| JPS60235252A (ja) | 状態履歴記憶装置 | |
| JP2004185318A (ja) | Ｃｐｕシステムの障害監視装置 | |
| JPS6117012B2 (ja) | ||
| JPH02150942A (ja) | バス異常検出回路 | |
| JPS6048566A (ja) | メモリバスアクセス方式 | |
| JPH0458340A (ja) | プロセッサ監視回路 | |
| JPH07111700B2 (ja) | ダウン・コード収集回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19951121 |